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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[77].noOutstandingReqsAtEndOfSim_A	0	0	483	483	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[78].noOutstandingReqsAtEndOfSim_A	0	0	483	483	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[79].noOutstandingReqsAtEndOfSim_A	0	0	483	483	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[7].noOutstandingReqsAtEndOfSim_A	0	0	483	483	0	0
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tb.dut.tlul_assert_host_sba.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	483	483	0	0
tb.dut.tlul_assert_host_sba.gen_host.aDataKnown_A	0	0	104949284	6624	0	0
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tb.dut.tlul_assert_host_sba.gen_host.dDataKnown_M	0	0	104949284	2469	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAOpcode_A	0	0	104949284	13920	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	104949284	13920	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalDParam_M	0	0	104949284	4654	0	0
tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	104949284	13920	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	104949284	4654	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	67269509	5	0	0
tb.dut.tlul_assert_host_sba.gen_host.respSzEqReqSz_M	0	0	67269509	5	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	104949284	13920	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	104949284	13920	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	483	483	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DataKnown_A	0	0	52539038	22493	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DepthKnown_A	0	0	52539038	51967933	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.RvalidKnown_A	0	0	52539038	51967933	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	52539038	51967933	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	52539038	22493	0	0
tb.dut.u_lc_en_sync_copies.NumCopiesMustBeGreaterZero_A	0	0	263	263	0	0
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tb.dut.u_lc_en_sync_copies.gen_no_flops.OutputDelay_A	0	0	52359732	52296450	0	0
tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	263	263	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	52539038	52475756	0	0
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	52539038	52473473	0	789
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	2567970	2567707	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	52539038	52538775	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.NumCopiesMustBeGreaterZero_A	0	0	263	263	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.OutputsKnown_A	0	0	52539038	52475756	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	52539038	52473473	0	789
tb.dut.u_prim_lc_sync_lc_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	263	263	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.OutputsKnown_A	0	0	52539038	52475756	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	52539038	52473473	0	789
tb.dut.u_prim_mubi32_sync_late_debug_enable.NumCopiesMustBeGreaterZero_A	0	0	263	263	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.OutputsKnown_A	0	0	52539038	52475756	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.gen_no_flops.OutputDelay_A	0	0	52539038	52475756	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	263	263	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.OutputsKnown_A	0	0	52539038	52475756	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	52539038	52473473	0	789
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	820	557	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	761	498	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	104948961	12774	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	104948961	12773	0	0
tb.dut.u_reg_regs.rePulse	0	0	104948961	6452	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	483	483	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	483	483	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	483	483	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	483	483	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	483	483	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	483	483	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	483	483	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	483	483	0	0
tb.dut.u_reg_regs.wePulse	0	0	104948961	6321	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	263	263	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	52539038	52475756	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	52539038	52475756	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	263	263	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	52539034	52475752	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	263	263	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	263	263	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	263	263	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	52539038	52475756	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	52539038	52475756	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	263	263	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	52539034	52475752	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	263	263	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	263	263	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	52539038	52473473	0	789
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	52539038	52473473	0	789
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	52539038	52473473	0	789
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	52539038	52473473	0	789

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	104949284	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	104949284	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	104949284	0	0	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	104949284	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	104949284	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	104949284	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	104949284	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	104949284	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	104949284	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	104949284	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	104949284	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	104949284	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	104949284	18026	18026	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	104949284	3262	3262	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	104949284	3280	3280	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	104949284	2082	2082	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	104949284	241	241	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	104949284	1589	1589	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	104949284	394	394	1
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	104949284	40393	40393	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	104949284	113102	113102	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	104949284	98746	98746	123
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	104949284	35	35	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	104949284	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	104949284	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	104949284	423	423	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	104949284	1319	1319	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	104949284	2643	2643	294

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	104949284	18026	18026	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	104949284	3262	3262	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	104949284	3280	3280	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	104949284	2082	2082	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	104949284	241	241	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	104949284	1589	1589	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	104949284	394	394	1
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	104949284	40393	40393	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	104949284	113102	113102	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	104949284	98746	98746	123
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	104949284	35	35	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	104949284	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	104949284	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	104949284	423	423	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	104949284	1319	1319	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	104949284	2643	2643	294