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Assertions Uncovered:

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Assertions Success:

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Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	1377544540	1377442265	0	2565
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	1377544540	1377442265	0	2565
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	1377544540	1377442265	0	2565

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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1386028885	2501735	2501735	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1386028885	313100	313100	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1386028885	293850	293850	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1386028885	106550	106550	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1386028885	195350	195350	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1386028885	67550	67550	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1386028885	2350	2350	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1386028885	13939200	13939200	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1386028885	20707045	20707045	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1386028885	100126150	100126150	650
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1386028885	410	410	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1386028885	120	120	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1386028885	140	140	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1386028885	80	80	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1386028885	60	60	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1386028885	120	120	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1386028885	60	60	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1386028885	100	100	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1386028885	240	240	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1386028885	24945760	24945760	775

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1386028885	2501735	2501735	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1386028885	313100	313100	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1386028885	293850	293850	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1386028885	106550	106550	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1386028885	195350	195350	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1386028885	67550	67550	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1386028885	2350	2350	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1386028885	13939200	13939200	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1386028885	20707045	20707045	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1386028885	100126150	100126150	650
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1386028885	410	410	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1386028885	120	120	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1386028885	140	140	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1386028885	80	80	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1386028885	60	60	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1386028885	120	120	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1386028885	60	60	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1386028885	100	100	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1386028885	240	240	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1386028885	24945760	24945760	775