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Assertions Uncovered:

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Assertions Incomplete:

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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1006205277	795375	795375	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1006205277	287768	287768	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1006205277	267686	267686	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1006205277	107277	107277	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1006205277	178171	178171	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1006205277	70115	70115	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1006205277	135036	135036	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1006205277	11531094	11531094	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1006205277	25033669	25033669	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1006205277	64046620	64046620	646
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1006205277	330	330	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1006205277	80	80	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1006205277	94	94	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1006205277	53	53	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1006205277	21	21	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1006205277	60	60	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1006205277	35	35	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1006205277	725	725	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1006205277	2161	2161	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1006205277	26537449	26537449	773

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1006205277	795375	795375	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1006205277	287768	287768	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1006205277	267686	267686	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1006205277	107277	107277	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1006205277	178171	178171	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1006205277	70115	70115	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1006205277	135036	135036	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1006205277	11531094	11531094	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1006205277	25033669	25033669	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1006205277	64046620	64046620	646
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1006205277	330	330	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1006205277	80	80	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1006205277	94	94	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1006205277	53	53	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1006205277	21	21	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1006205277	60	60	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1006205277	35	35	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1006205277	725	725	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1006205277	2161	2161	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1006205277	26537449	26537449	773