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Assertions Uncovered:

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Assertions Incomplete:

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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	981018547	766826	766826	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	981018547	258167	258167	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	981018547	240360	240360	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	981018547	95731	95731	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	981018547	160359	160359	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	981018547	62534	62534	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	981018547	154159	154159	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	981018547	10626375	10626375	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	981018547	22382854	22382854	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	981018547	57986108	57986108	652
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	981018547	227	227	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	981018547	73	73	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	981018547	84	84	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	981018547	54	54	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	981018547	24	24	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	981018547	50	50	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	981018547	24	24	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	981018547	754	754	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	981018547	1917	1917	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	981018547	26595454	26595454	777

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	981018547	766826	766826	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	981018547	258167	258167	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	981018547	240360	240360	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	981018547	95731	95731	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	981018547	160359	160359	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	981018547	62534	62534	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	981018547	154159	154159	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	981018547	10626375	10626375	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	981018547	22382854	22382854	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	981018547	57986108	57986108	652
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	981018547	227	227	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	981018547	54	54	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	981018547	24	24	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	981018547	50	50	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	981018547	24	24	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	981018547	754	754	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	981018547	1917	1917	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	981018547	26595454	26595454	777