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Assertions Uncovered:

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Assertions Incomplete:

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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	959563231	777154	777154	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	959563231	262855	262855	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	959563231	245987	245987	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	959563231	93077	93077	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	959563231	163002	163002	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	959563231	60396	60396	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	959563231	129465	129465	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	959563231	11281681	11281681	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	959563231	23451685	23451685	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	959563231	60220363	60220363	645
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	959563231	113	113	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	959563231	13	13	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	959563231	15	15	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	959563231	8	8	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	959563231	5	5	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	959563231	10	10	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	959563231	3	3	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	959563231	1033	1033	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	959563231	1406	1406	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	959563231	24941336	24941336	752

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	959563231	777154	777154	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	959563231	262855	262855	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	959563231	245987	245987	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	959563231	93077	93077	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	959563231	163002	163002	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	959563231	60396	60396	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	959563231	129465	129465	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	959563231	11281681	11281681	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	959563231	23451685	23451685	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	959563231	60220363	60220363	645
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	959563231	113	113	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	959563231	13	13	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	959563231	15	15	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	959563231	8	8	0
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	959563231	10	10	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	959563231	3	3	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	959563231	1033	1033	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	959563231	1406	1406	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	959563231	24941336	24941336	752