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Assertions by Category
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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total653020
Severity 0653020


Summary for Assertions
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Uncovered20.31
Success65199.69
Failure00.00
Incomplete30.46
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number20100.00
Uncovered00.00
All Matches20100.00
First Matches20100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.tlul_assert_device_regs.gen_assert_final[94].noOutstandingReqsAtEndOfSim_A 0096796700
tb.dut.tlul_assert_device_regs.gen_assert_final[95].noOutstandingReqsAtEndOfSim_A 0096796700
tb.dut.tlul_assert_device_regs.gen_assert_final[96].noOutstandingReqsAtEndOfSim_A 0096796700
tb.dut.tlul_assert_device_regs.gen_assert_final[97].noOutstandingReqsAtEndOfSim_A 0096796700
tb.dut.tlul_assert_device_regs.gen_assert_final[98].noOutstandingReqsAtEndOfSim_A 0096796700
tb.dut.tlul_assert_device_regs.gen_assert_final[99].noOutstandingReqsAtEndOfSim_A 0096796700
tb.dut.tlul_assert_device_regs.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A 0096796700
tb.dut.tlul_assert_device_regs.gen_device.aDataKnown_M 0094069067151517400
tb.dut.tlul_assert_device_regs.gen_device.addrSizeAlignedErr_A 009406900718364300
tb.dut.tlul_assert_device_regs.gen_device.contigMask_M 009406906713910824400
tb.dut.tlul_assert_device_regs.gen_device.dDataKnown_A 009406906714913750400
tb.dut.tlul_assert_device_regs.gen_device.legalAOpcodeErr_A 009406900719262300
tb.dut.tlul_assert_device_regs.gen_device.legalAParam_M 009406906714060634300
tb.dut.tlul_assert_device_regs.gen_device.legalDParam_A 009406906715069369000
tb.dut.tlul_assert_device_regs.gen_device.pendingReqPerSrc_M 009406906714060634300
tb.dut.tlul_assert_device_regs.gen_device.respMustHaveReq_A 009406906715069369000
tb.dut.tlul_assert_device_regs.gen_device.respOpcode_A 009406906715069369000
tb.dut.tlul_assert_device_regs.gen_device.respSzEqReqSz_A 009406906715069369000
tb.dut.tlul_assert_device_regs.gen_device.sizeGTEMaskErr_A 009406900714602400
tb.dut.tlul_assert_device_regs.gen_device.sizeMatchesMaskErr_A 009406900712918700
tb.dut.tlul_assert_device_regs.p_dbw.TlDbw_A 0096796700
tb.dut.u_prim_lc_sync.NumCopiesMustBeGreaterZero_A 0085285200
tb.dut.u_prim_lc_sync.OutputsKnown_A 0093943780193932272600
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A 0093943780193931190302556
tb.dut.u_prim_ram_1p_scr.DepthPow2Check_A 0085285200
tb.dut.u_prim_ram_1p_scr.DiffWidthMinimum_A 0085285200
tb.dut.u_prim_ram_1p_scr.DiffWidthWithParity_A 0085285200
tb.dut.u_prim_ram_1p_scr.u_prim_ram_1p_adv.CannotHaveEccAndParity_A 0085285200
tb.dut.u_prim_ram_1p_scr.u_prim_ram_1p_adv.u_mem.gen_generic.u_impl_generic.DataBitsPerMaskCheck_A 0085285200
tb.dut.u_prim_ram_1p_scr.u_prim_ram_1p_adv.u_mem.gen_generic.u_impl_generic.gen_wmask[0].MaskCheck_A 0093943780120019555000
tb.dut.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcA 00939437801687700
tb.dut.u_prim_sync_reqack_data.gen_assert_data_dst2src.SyncReqAckDataHoldDst2SrcB 00939437801687600
tb.dut.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckAckNeedsReq 001627114184687700
tb.dut.u_prim_sync_reqack_data.u_prim_sync_reqack.SyncReqAckHoldReq 00939437801687600
tb.dut.u_reg_regs.en2addrHit 009406900713983100300
tb.dut.u_reg_regs.reAfterRv 009406900713983094100
tb.dut.u_reg_regs.rePulse 009406900713981009200
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck 0096796700
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A 0096796700
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert 0096796700
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A 0096796700
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A 0096796700
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck 0096796700
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A 0096796700
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck 0096796700
tb.dut.u_reg_regs.wePulse 009406900712084900
tb.dut.u_tlul_adapter_sram.AddrOutKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.DataIntgOptions_A 0085285200
tb.dut.u_tlul_adapter_sram.ReqOutKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.SramDwHasByteGranularity_A 0085285200
tb.dut.u_tlul_adapter_sram.SramDwIsMultipleOfTlulWidth_A 0085285200
tb.dut.u_tlul_adapter_sram.TlOutKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.TlOutPayloadKnown_A 0093943780127209330200
tb.dut.u_tlul_adapter_sram.TlOutPayloadKnown_AKnownEnable 0093943780193932272600
tb.dut.u_tlul_adapter_sram.WdataOutKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.WeOutKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.WmaskOutKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.adapterNoReadOrWrite 0085285200
tb.dut.u_tlul_adapter_sram.gen_cmd_intg_check.u_cmd_intg_chk.PayLoadWidthCheck 0085285200
tb.dut.u_tlul_adapter_sram.rvalidHighReqFifoEmpty 009394378017064542900
tb.dut.u_tlul_adapter_sram.rvalidHighWhenRspFifoFull 009394378017064542900
tb.dut.u_tlul_adapter_sram.u_err.dataWidthOnly32_A 0085285200
tb.dut.u_tlul_adapter_sram.u_reqfifo.DataKnown_A 0093943780127899162600
tb.dut.u_tlul_adapter_sram.u_reqfifo.DepthKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.u_reqfifo.RvalidKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.u_reqfifo.WreadyKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 0093943780127899162600
tb.dut.u_tlul_adapter_sram.u_rsp_gen.DataWidthCheck_A 0085285200
tb.dut.u_tlul_adapter_sram.u_rsp_gen.PayLoadWidthCheck 0085285200
tb.dut.u_tlul_adapter_sram.u_rspfifo.DataKnown_A 0093941930413603901100
tb.dut.u_tlul_adapter_sram.u_rspfifo.DepthKnown_A 0093941930493930422900
tb.dut.u_tlul_adapter_sram.u_rspfifo.RvalidKnown_A 0093941930493930422900
tb.dut.u_tlul_adapter_sram.u_rspfifo.WreadyKnown_A 0093941930493930422900
tb.dut.u_tlul_adapter_sram.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 0093941930413603901100
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ByteAccessStateChange_A 00939437801689832400
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ReadCompleteStateChange_A 00939437801689832400
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.TlulSramByteTlSize_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DataKnown_A 009394378011714395700
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DepthKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.RvalidKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.WreadyKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 009394378011714395700
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_A 0093943780128588995000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DepthKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.RvalidKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth 0093943780128588995000
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A 009394378017064542900
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.RvalidKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A 0093943780193932272600
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 009394378017064542900
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A 0085285200
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A 0093943780193932272600
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A 0093943780193932272600
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A 0085285200
tb.dut.u_tlul_lc_gate.u_state_regs_A 0093943780193932272600
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0085285200
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0085285200

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A 0093943780193931190302556
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A 0093943780193931190302556
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A 0093943780193931190302556


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 009406906717711397711390
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 009406906712605212605210
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 009406906712418242418240
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 0094069067198262982620
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 009406906711617821617820
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C 0094069067164366643660
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C 009406906711354641354640
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C 0094069067111194773111947730
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C 0094069067122606427226064270
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C 009406906715574877455748774644
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 009406906712142140
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 0094069067125250
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 0094069067127270
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 0094069067117170
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00940690671990
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 0094069067119190
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00940690671770
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 009406906719019010
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 00940690671116311630
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 009406906712223016122230161746

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 009406906717711397711390
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 009406906712605212605210
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 009406906712418242418240
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 0094069067198262982620
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 009406906711617821617820
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C 0094069067164366643660
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C 009406906711354641354640
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C 0094069067111194773111947730
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C 0094069067122606427226064270
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C 009406906715574877455748774644
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 009406906712142140
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 0094069067125250
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 0094069067127270
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 0094069067117170
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00940690671990
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 0094069067119190
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00940690671770
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 009406906719019010
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 00940690671116311630
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 009406906712223016122230161746

0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%