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Assertions Uncovered:

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Assertions Success:

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Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	1048950003	1048834703	0	2451
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	1048950003	1048834703	0	2451
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	1048950003	1048834703	0	2451

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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1060615769	553754	553754	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1060615769	63778	63778	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1060615769	47985	47985	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1060615769	56353	56353	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1060615769	38595	38595	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1060615769	41190	41190	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1060615769	35164	35164	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1060615769	10062224	10062224	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1060615769	20453048	20453048	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1060615769	73463429	73463429	617
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1060615769	328	328	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1060615769	89	89	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1060615769	100	100	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1060615769	62	62	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1060615769	27	27	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1060615769	61	61	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1060615769	50	50	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1060615769	1312	1312	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1060615769	3421	3421	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1060615769	10753	10753	741

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1060615769	553754	553754	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1060615769	63778	63778	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1060615769	47985	47985	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1060615769	56353	56353	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1060615769	38595	38595	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1060615769	41190	41190	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1060615769	35164	35164	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1060615769	10062224	10062224	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1060615769	20453048	20453048	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1060615769	73463429	73463429	617
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1060615769	328	328	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1060615769	89	89	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1060615769	100	100	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1060615769	62	62	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1060615769	27	27	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1060615769	61	61	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1060615769	50	50	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1060615769	1312	1312	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1060615769	3421	3421	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1060615769	10753	10753	741