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Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DepthKnown_A	0	0	1111644246	1111518189	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.RvalidKnown_A	0	0	1111644246	1111518189	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A	0	0	1111644246	1111518189	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1111644246	357808493	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A	0	0	1111644246	90033133	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A	0	0	1111644246	1111518189	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.RvalidKnown_A	0	0	1111644246	1111518189	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A	0	0	1111644246	1111518189	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1111644246	90033133	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	900	900	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	1111644246	1111518189	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	1111644246	1111518189	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	900	900	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	1111644246	1111518189	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	900	900	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	900	900	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	1111644246	1111505280	0	2700
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	1111644246	1111505280	0	2700
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	1111644246	1111505280	0	2700

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1123692439	1077318	1077318	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1123692439	448856	448856	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1123692439	428955	428955	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1123692439	134112	134112	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1123692439	279307	279307	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1123692439	83761	83761	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1123692439	188320	188320	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1123692439	12321720	12321720	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1123692439	29265924	29265924	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1123692439	72460690	72460690	684
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1123692439	370	370	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1123692439	90	90	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1123692439	103	103	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1123692439	61	61	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1123692439	23	23	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1123692439	67	67	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1123692439	34	34	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1123692439	1272	1272	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1123692439	2956	2956	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1123692439	11704	11704	809

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1123692439	1077318	1077318	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1123692439	448856	448856	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1123692439	428955	428955	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1123692439	134112	134112	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1123692439	279307	279307	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1123692439	83761	83761	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1123692439	188320	188320	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1123692439	12321720	12321720	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1123692439	29265924	29265924	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1123692439	72460690	72460690	684
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1123692439	370	370	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1123692439	90	90	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1123692439	103	103	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1123692439	61	61	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1123692439	23	23	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1123692439	67	67	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1123692439	34	34	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1123692439	1272	1272	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1123692439	2956	2956	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1123692439	11704	11704	809