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Assertions Uncovered:

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tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	677586726	677494813	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	783	783	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	677586726	677494813	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	783	783	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	783	783	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	677586726	677487204	0	2349
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	677586726	677487204	0	2349
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	677586726	677487204	0	2349

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	689102028	917928	917928	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	689102028	88263	88263	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	689102028	66624	66624	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	689102028	76813	76813	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	689102028	53331	53331	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	689102028	55803	55803	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	689102028	50270	50270	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	689102028	11625491	11625491	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	689102028	20591325	20591325	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	689102028	35297619	35297619	598
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	689102028	459	459	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	689102028	115	115	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	689102028	134	134	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	689102028	75	75	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	689102028	36	36	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	689102028	86	86	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	689102028	54	54	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	689102028	1331	1331	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	689102028	3936	3936	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	689102028	99103	99103	801

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	689102028	917928	917928	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	689102028	88263	88263	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	689102028	66624	66624	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	689102028	76813	76813	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	689102028	53331	53331	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	689102028	55803	55803	1
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	689102028	50270	50270	1
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	689102028	11625491	11625491	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	689102028	20591325	20591325	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	689102028	35297619	35297619	598
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	689102028	459	459	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	689102028	115	115	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	689102028	134	134	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	689102028	75	75	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	689102028	36	36	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	689102028	86	86	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	689102028	54	54	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	689102028	1331	1331	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	689102028	3936	3936	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	689102028	99103	99103	801