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Assertions Uncovered:

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tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	717999755	717908621	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	787	787	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	717999755	717908621	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	787	787	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	787	787	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	717999755	717900661	0	2361
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	717999755	717900661	0	2361
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	717999755	717900661	0	2361

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	729280139	866353	866353	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	729280139	106898	106898	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	729280139	80597	80597	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	729280139	94095	94095	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	729280139	64886	64886	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	729280139	68770	68770	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	729280139	70204	70204	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	729280139	10784880	10784880	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	729280139	19546074	19546074	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	729280139	40962896	40962896	599
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	729280139	297	297	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	729280139	75	75	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	729280139	97	97	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	729280139	53	53	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	729280139	24	24	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	729280139	71	71	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	729280139	37	37	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	729280139	1267	1267	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	729280139	3450	3450	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	729280139	116734	116734	808

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	729280139	866353	866353	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	729280139	106898	106898	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	729280139	80597	80597	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	729280139	94095	94095	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	729280139	64886	64886	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	729280139	68770	68770	3
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	729280139	70204	70204	3
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	729280139	10784880	10784880	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	729280139	19546074	19546074	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	729280139	40962896	40962896	599
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	729280139	297	297	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	729280139	75	75	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	729280139	97	97	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	729280139	53	53	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	729280139	24	24	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	729280139	71	71	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	729280139	37	37	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	729280139	1267	1267	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	729280139	3450	3450	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	729280139	116734	116734	808