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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.NoPendingWriteAfterWrite_A	0	0	1245906429	560016	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.WRCollisionDuringReadBack_A	0	0	1245906429	5601151	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_state_regs.AssertConnected_A	0	0	892	892	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_state_regs_A	0	0	1245906429	1245800512	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DataKnown_A	0	0	1245906429	26678478	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DepthKnown_A	0	0	1245906429	1245800512	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.RvalidKnown_A	0	0	1245906429	1245800512	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.WreadyKnown_A	0	0	1245906429	1245800512	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1245906429	26678478	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_A	0	0	1245906429	362889638	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DepthKnown_A	0	0	1245906429	1245800512	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.RvalidKnown_A	0	0	1245906429	1245800512	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A	0	0	1245906429	1245800512	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1245906429	362889638	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A	0	0	1245906429	96454275	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A	0	0	1245906429	1245800512	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.RvalidKnown_A	0	0	1245906429	1245800512	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A	0	0	1245906429	1245800512	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1245906429	96454275	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	892	892	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	1245906429	1245800512	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	1245906429	1245800512	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	892	892	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	1245906429	1245800512	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	892	892	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	892	892	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	1245906429	1245787553	0	2676
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	1245906429	1245787553	0	2676
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	1245906429	1245787553	0	2676

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1258616788	1019167	1019167	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1258616788	455726	455726	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1258616788	428334	428334	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1258616788	156808	156808	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1258616788	283573	283573	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1258616788	101280	101280	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1258616788	227439	227439	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1258616788	11582625	11582625	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1258616788	26820124	26820124	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1258616788	70068315	70068315	685
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1258616788	277	277	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1258616788	90	90	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1258616788	112	112	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1258616788	62	62	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1258616788	28	28	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1258616788	74	74	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1258616788	56	56	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1258616788	1423	1423	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1258616788	3769	3769	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1258616788	20922	20922	871

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1258616788	1019167	1019167	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1258616788	455726	455726	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1258616788	428334	428334	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1258616788	156808	156808	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1258616788	283573	283573	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1258616788	101280	101280	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1258616788	227439	227439	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1258616788	11582625	11582625	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1258616788	26820124	26820124	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1258616788	70068315	70068315	685
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1258616788	277	277	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1258616788	90	90	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1258616788	112	112	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1258616788	62	62	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1258616788	28	28	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1258616788	74	74	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1258616788	56	56	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1258616788	1423	1423	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1258616788	3769	3769	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1258616788	20922	20922	871