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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total664020
Severity 0664020


Summary for Assertions
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Uncovered60.90
Success65899.10
Failure00.00
Incomplete30.45
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number20100.00
Uncovered00.00
All Matches20100.00
First Matches20100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.tlul_assert_device_regs.gen_device.addrSizeAlignedErr_A 0012681931809742700
tb.dut.tlul_assert_device_regs.gen_device.contigMask_M 0012681938223162400
tb.dut.tlul_assert_device_regs.gen_device.dDataKnown_A 0012681938221921300
tb.dut.tlul_assert_device_regs.gen_device.legalAOpcodeErr_A 00126819318011123700
tb.dut.tlul_assert_device_regs.gen_device.legalAParam_M 00126819382276663800
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tb.dut.tlul_assert_device_regs.gen_device.respMustHaveReq_A 00126819382271226100
tb.dut.tlul_assert_device_regs.gen_device.respOpcode_A 00126819382271226100
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tb.dut.u_tlul_adapter_sram.TlOutValidKnown_A 001256170026125605554700
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tb.dut.u_tlul_adapter_sram.adapterNoReadOrWrite 0090290200
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tb.dut.u_tlul_adapter_sram.u_rsp_gen.PayLoadWidthCheck 0090290200
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tb.dut.u_tlul_adapter_sram.u_rspfifo.WreadyKnown_A 001256128920125602377300
tb.dut.u_tlul_adapter_sram.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 00125612892018907093500
tb.dut.u_tlul_adapter_sram.u_sram_byte.SramReadbackAndIntg 0090290200
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ByteAccessStateChange_A 001256170026757462200
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ReadCompleteStateChange_A 001256170026757462200
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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ReadbackDataImmediatelyAvailable_A 001256170026248708000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.TlulSramByteTlSize_A 001256170026125605554700
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.NoPendingWriteAfterWrite_A 00125617002659569700
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.WRCollisionDuringReadBack_A 001256170026493280100
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DataKnown_A 0012561700262760817900
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DepthKnown_A 001256170026125605554700
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.RvalidKnown_A 001256170026125605554700
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.WreadyKnown_A 001256170026125605554700
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 0012561700262760817900
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_A 00125617002638593742500
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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.RvalidKnown_A 001256170026125605554700
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A 001256170026125605554700
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth 00125617002638593742500
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A 0012561700269582720500
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A 001256170026125605554700
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.RvalidKnown_A 001256170026125605554700
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A 001256170026125605554700
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 0012561700269582720500
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A 0090290200
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A 001256170026125605554700
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A 001256170026125605554700
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A 0090290200
tb.dut.u_tlul_lc_gate.u_state_regs_A 001256170026125605554700
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0090290200
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0090290200

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A 001256170026125604325602706
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A 001256170026125604325602706
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A 001256170026125604325602706


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 001268193822115270711527070
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 0012681938224973524973522
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 0012681938224721434721432
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 0012681938221572771572772
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 0012681938223087183087182
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C 00126819382299759997592
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C 0012681938222206602206602
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C 00126819382211397478113974780
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C 00126819382227799888277998880
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C 0012681938227936169779361697689
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 0012681938222952950
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 00126819382264642
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 00126819382280802
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 00126819382240402
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00126819382214142
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 00126819382251512
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00126819382253532
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001268193822134313430
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 001268193822287528750
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0012681938221840718407873

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 001268193822115270711527070
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 0012681938224973524973522
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 0012681938224721434721432
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 0012681938221572771572772
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 0012681938223087183087182
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