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Assertions Uncovered:

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Assertions Success:

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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.NoPendingWriteAfterWrite_A	0	0	1162035663	647943	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.WRCollisionDuringReadBack_A	0	0	1162035663	5060763	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DataKnown_A	0	0	1162035663	28744566	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DepthKnown_A	0	0	1162035663	1161931752	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.RvalidKnown_A	0	0	1162035663	1161931752	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.WreadyKnown_A	0	0	1162035663	1161931752	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1162035663	28744566	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_A	0	0	1162035663	344456894	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DepthKnown_A	0	0	1162035663	1161931752	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.RvalidKnown_A	0	0	1162035663	1161931752	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A	0	0	1162035663	1161931752	0	0
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1162035663	344456894	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A	0	0	1162035663	95432690	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A	0	0	1162035663	1161931752	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.RvalidKnown_A	0	0	1162035663	1161931752	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A	0	0	1162035663	1161931752	0	0
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	1162035663	95432690	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	902	902	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	1162035663	1161931752	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	1162035663	1161931752	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	902	902	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	1162035663	1161931752	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	902	902	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	902	902	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	1162035663	1161916496	0	2706
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	1162035663	1161916496	0	2706
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	1162035663	1161916496	0	2706

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1173120681	1186358	1186358	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1173120681	484590	484590	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1173120681	453835	453835	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1173120681	171863	171863	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1173120681	300336	300336	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1173120681	111452	111452	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1173120681	246604	246604	4
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1173120681	11605066	11605066	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1173120681	29432119	29432119	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1173120681	69779003	69779003	681
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1173120681	349	349	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1173120681	71	71	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1173120681	91	91	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1173120681	46	46	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1173120681	23	23	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1173120681	69	69	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1173120681	21	21	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1173120681	1255	1255	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1173120681	2857	2857	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1173120681	22313	22313	874

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1173120681	1186358	1186358	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1173120681	484590	484590	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1173120681	453835	453835	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1173120681	171863	171863	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1173120681	300336	300336	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1173120681	111452	111452	4
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1173120681	246604	246604	4
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1173120681	11605066	11605066	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1173120681	29432119	29432119	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1173120681	69779003	69779003	681
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1173120681	349	349	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1173120681	71	71	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1173120681	91	91	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1173120681	46	46	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1173120681	23	23	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1173120681	69	69	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1173120681	21	21	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1173120681	1255	1255	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1173120681	2857	2857	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1173120681	22313	22313	874