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tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	313693072	313575015	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	313693072	313575015	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	879	879	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	313693072	313575015	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	879	879	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	879	879	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	313693072	313562617	0	2637

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	314963954	809034	809034	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	314963954	201097	201097	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	314963954	200547	200547	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	314963954	36845	36845	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	314963954	125544	125544	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	314963954	19362	19362	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	314963954	83931	83931	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	314963954	10944816	10944816	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	314963954	25026700	25026700	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	314963954	15163584	15163584	681
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	314963954	273	273	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	314963954	67	67	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	314963954	80	80	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	314963954	44	44	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	314963954	17	17	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	314963954	44	44	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	314963954	31	31	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	314963954	1102	1102	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	314963954	2333	2333	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	314963954	12881	12881	806

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	314963954	809034	809034	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	314963954	201097	201097	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	314963954	200547	200547	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	314963954	36845	36845	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	314963954	125544	125544	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	314963954	19362	19362	2
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	314963954	83931	83931	2
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	314963954	10944816	10944816	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	314963954	25026700	25026700	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	314963954	15163584	15163584	681
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	314963954	273	273	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	314963954	67	67	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	314963954	80	80	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	314963954	44	44	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	314963954	17	17	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	314963954	44	44	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	314963954	31	31	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	314963954	1102	1102	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	314963954	2333	2333	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	314963954	12881	12881	806