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Detail Report for Assertions

Assertions Success:

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tb.dut.tlul_assert_device_regs.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	133	133	0	0
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tb.dut.tlul_assert_device_regs.gen_device.contigMask_M	0	0	1238373	16088	0	0
tb.dut.tlul_assert_device_regs.gen_device.dDataKnown_A	0	0	1238373	12936	0	0
tb.dut.tlul_assert_device_regs.gen_device.legalAOpcodeErr_A	0	0	1238294	6307	0	0
tb.dut.tlul_assert_device_regs.gen_device.legalAParam_M	0	0	1238373	74812	0	0
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tb.dut.tlul_assert_device_regs.gen_device.pendingReqPerSrc_M	0	0	1238373	74812	0	0
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tb.dut.tlul_assert_device_regs.gen_device.respOpcode_A	0	0	1238373	77541	0	0
tb.dut.tlul_assert_device_regs.gen_device.respSzEqReqSz_A	0	0	1238373	77541	0	0
tb.dut.tlul_assert_device_regs.gen_device.sizeGTEMaskErr_A	0	0	1238294	3120	0	0
tb.dut.tlul_assert_device_regs.gen_device.sizeMatchesMaskErr_A	0	0	1238294	2048	0	0
tb.dut.tlul_assert_device_regs.p_dbw.TlDbw_A	0	0	133	133	0	0
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tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	133	133	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	133	133	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	133	133	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	133	133	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	133	133	0	0
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tb.dut.u_reg_regs.wePulse	0	0	1238294	9364	0	0

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Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	1238373	0	0	0
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tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1238373	0	0	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1238373	0	0	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1238373	0	0	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1238373	0	0	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1238373	0	0	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	1238373	0	0	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	1238373	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1238373	184	184	0
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1238373	347	347	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1238373	78	78	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1238373	90	90	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1238373	51	51	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1238373	17	17	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1238373	57	57	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1238373	40	40	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	1238373	1360	1360	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	1238373	3076	3076	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1238373	4430	4430	74

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	1238373	184	184	0
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	1238373	347	347	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	1238373	78	78	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	1238373	90	90	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	1238373	51	51	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	1238373	17	17	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	1238373	57	57	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	1238373	40	40	1
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	1238373	4430	4430	74