Total Module Definition Coverage Summary 

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
40.05	25.64	28.63	66.53	0.00	19.47	100.00

Total modules in report: 48

---

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
prim_fifo_sync_cnt	0.00	0.00	0.00			0.00
prim_fifo_sync_cnt	0.00		0.00			0.00
prim_fifo_sync_cnt ( parameter Depth=1,Width=2,Secure=0 + Depth=2,Width=2,Secure=0 )	0.00	0.00
prim_fifo_sync_cnt ( parameter Depth=2,Width=2,Secure=1 )	0.00	0.00
prim_lc_sync	0.00	0.00
prim_lc_sync ( parameter NumCopies=2,AsyncOn=0,ResetValueIsOn=0,LcResetValue=10 )	0.00	0.00
prim_lc_sync ( parameter NumCopies=2,AsyncOn=1,ResetValueIsOn=0,LcResetValue=10 )	0.00	0.00
prim_count	0.00			0.00
prim_count ( parameter Width=10,ResetValue=0,EnableAlertTriggerSVA=1,NumCnt=2 )	0.00			0.00
prim_count ( parameter Width=2,ResetValue=0,EnableAlertTriggerSVA=1,NumCnt=2 )	0.00			0.00
prim_sparse_fsm_flop	0.00	0.00
prim_generic_ram_1p	0.00	0.00				0.00
prim_generic_and2	0.00	0.00
prim_onehot_check	0.00			0.00
prim_ram_1p_scr	0.00	0.00	0.00			0.00
prim_fifo_sync	0.00	0.00	0.00			0.00
prim_fifo_sync ( parameter Width=104,Pass=0,Depth=1,OutputZeroIfEmpty=0,Secure=0,DepthW=1,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 )	0.00	0.00	0.00			0.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 )	0.00		0.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 + Width=5,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 + Width=2,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 )	0.00	0.00				0.00
prim_fifo_sync ( parameter Width=2,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 )	0.00		0.00
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=2,OutputZeroIfEmpty=1,Secure=1,DepthW=2,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 )	0.00	0.00	0.00			0.00
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=2,OutputZeroIfEmpty=1,Secure=0,DepthW=2,gen_normal_fifo.PTRV_W=1,gen_normal_fifo.PTR_WIDTH=2 )	0.00		0.00
tlul_lc_gate	0.00	0.00	0.00		0.00	0.00
tlul_err_resp	0.00	0.00	0.00			0.00
tlul_adapter_sram	0.00	0.00	0.00			0.00
prim_sync_reqack	0.00	0.00	0.00			0.00
tlul_sram_byte	0.00	0.00	0.00		0.00	0.00
prim_lfsr	0.00			0.00
prim_subst_perm	0.00	0.00
prim_subst_perm ( parameter DataWidth=10,NumRounds=2,Decrypt=0 )	0.00	0.00
prim_subst_perm ( parameter DataWidth=39,NumRounds=0,Decrypt=0 + DataWidth=39,NumRounds=0,Decrypt=1 )	0.00	0.00
prim_ram_1p_adv	0.00	0.00	0.00			0.00
prim_sync_reqack_data	0.00	0.00
prim_prince	0.00			0.00
sram_ctrl	23.94	0.00	0.00	95.76		0.00
tlul_assert	33.33	0.00				0.00	100.00
tlul_rsp_intg_gen	77.78	55.56					100.00
tlul_rsp_intg_gen	100.00						100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 )	66.67	66.67
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=0 )	0.00	0.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 )	100.00	100.00
tlul_adapter_reg	98.91	100.00	95.65			100.00	100.00
sram_ctrl_regs_reg_top	99.47	100.00	97.89			100.00	100.00
tlul_data_integ_dec	100.00	100.00
tlul_cmd_intg_chk	100.00	100.00					100.00
prim_alert_sender	100.00			100.00
prim_subreg	100.00	100.00	100.00			100.00
prim_subreg	100.00	100.00				100.00
prim_subreg ( parameter DW=1,SwAccess=1,RESVAL=0,Mubi=0 + DW=1,SwAccess=5,RESVAL=1,Mubi=0 + DW=1,SwAccess=2,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=4,SwAccess=0,RESVAL=9,Mubi=1 + DW=4,SwAccess=3,RESVAL=9,Mubi=1 )	100.00		100.00
prim_secded_inv_39_32_dec	100.00			100.00
prim_generic_buf	100.00	100.00
prim_subreg_arb	100.00	100.00	100.00			100.00
prim_subreg_arb	100.00					100.00
prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 )	100.00	100.00
prim_subreg_arb ( parameter DW=1,SwAccess=2,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=1,SwAccess=5,Mubi=0 )	100.00	100.00	100.00
prim_subreg_arb ( parameter DW=4,SwAccess=0,Mubi=1 )	100.00		100.00
prim_subreg_arb ( parameter DW=4,SwAccess=0,Mubi=1 + DW=1,SwAccess=2,Mubi=0 )	100.00	100.00
prim_subreg_arb ( parameter DW=4,SwAccess=3,Mubi=1 )	100.00	100.00	100.00
sram_ctrl_regs_csr_assert_fpv	100.00						100.00
prim_subreg_ext	100.00	100.00
prim_secded_inv_39_32_enc	100.00	100.00
tlul_err	100.00	100.00	100.00			100.00	100.00
prim_secded_inv_64_57_enc	100.00	100.00
prim_secded_inv_64_57_dec	100.00			100.00
prim_generic_flop	100.00	100.00				100.00
tlul_data_integ_enc
prim_reg_we_check
prim_blanker
prim_buf
prim_flop
prim_flop_2sync
tb
prim_and2
prim_sec_anchor_buf
prim_ram_1p