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tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A	0	0	341891411	341771795	0	0
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	341891411	341771795	0	0
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A	0	0	893	893	0	0
tb.dut.u_tlul_lc_gate.u_state_regs_A	0	0	341891411	341771795	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	893	893	0	0
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	893	893	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A	0	0	341891411	341758421	0	2679

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	343220521	922093	922093	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	343220521	234103	234103	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	343220521	233540	233540	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	343220521	42780	42780	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	343220521	145781	145781	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	343220521	22130	22130	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	343220521	99077	99077	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	343220521	12485271	12485271	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	343220521	28526054	28526054	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	343220521	17115968	17115968	690
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	343220521	374	374	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	343220521	105	105	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	343220521	119	119	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	343220521	67	67	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	343220521	23	23	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	343220521	68	68	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	343220521	44	44	2
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	343220521	1417	1417	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	343220521	3837	3837	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	343220521	11058	11058	811

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C	0	0	343220521	922093	922093	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C	0	0	343220521	234103	234103	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C	0	0	343220521	233540	233540	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C	0	0	343220521	42780	42780	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	343220521	145781	145781	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	343220521	22130	22130	0
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	343220521	99077	99077	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C	0	0	343220521	12485271	12485271	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C	0	0	343220521	28526054	28526054	0
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C	0	0	343220521	17115968	17115968	690
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	343220521	374	374	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	343220521	105	105	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	343220521	119	119	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	343220521	67	67	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	343220521	23	23	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	343220521	68	68	2
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	343220521	44	44	2
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	343220521	1417	1417	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	343220521	3837	3837	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	343220521	11058	11058	811