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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total658020
Severity 0658020


Summary for Assertions
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Total Number658100.00
Uncovered60.91
Success65299.09
Failure00.00
Incomplete10.15
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number20100.00
Uncovered00.00
All Matches20100.00
First Matches20100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.tlul_assert_device_regs.gen_device.legalAParam_M 0031584001564954200
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tb.dut.tlul_assert_device_regs.gen_device.respOpcode_A 0031584001557572800
tb.dut.tlul_assert_device_regs.gen_device.respSzEqReqSz_A 0031584001557572800
tb.dut.tlul_assert_device_regs.gen_device.sizeGTEMaskErr_A 003158393774636600
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tb.dut.u_prim_ram_1p_scr.DepthPow2Check_A 0089189100
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tb.dut.u_tlul_adapter_sram.SramDwHasByteGranularity_A 0089189100
tb.dut.u_tlul_adapter_sram.SramDwIsMultipleOfTlulWidth_A 0089189100
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tb.dut.u_tlul_adapter_sram.adapterNoReadOrWrite 0089189100
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tb.dut.u_tlul_adapter_sram.rvalidHighReqFifoEmpty 003146106483524454400
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tb.dut.u_tlul_adapter_sram.u_err.dataWidthOnly32_A 0089189100
tb.dut.u_tlul_adapter_sram.u_reqfifo.DataKnown_A 0031461064814322488900
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tb.dut.u_tlul_adapter_sram.u_rsp_gen.PayLoadWidthCheck 0089189100
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tb.dut.u_tlul_adapter_sram.u_rspfifo.WreadyKnown_A 0031456897231445832100
tb.dut.u_tlul_adapter_sram.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 003145689726302522600
tb.dut.u_tlul_adapter_sram.u_sram_byte.SramReadbackAndIntg 0089189100
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ByteAccessStateChange_A 00314610648624623200
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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.TlulSramByteTlSize_A 0031461064831449051900
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.NoPendingWriteAfterWrite_A 003146106482144900
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.WRCollisionDuringReadBack_A 0031461064839775500
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DataKnown_A 003146106481540699900
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DepthKnown_A 0031461064831449051900
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.RvalidKnown_A 0031461064831449051900
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.WreadyKnown_A 0031461064831449051900
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 003146106481540699900
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_A 0031461064814907336600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DepthKnown_A 0031461064831449051900
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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A 0031461064831449051900
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth 0031461064814907336600
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A 003146106483524454400
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A 0031461064831449051900
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tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A 0031461064831449051900
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 003146106483524454400
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A 0089189100
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A 0031461064831449051900
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A 0031461064831449051900
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A 0089189100
tb.dut.u_tlul_lc_gate.u_state_regs_A 0031461064831449051900
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0089189100
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0089189100

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A 0031461064831447751002673


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 003158400157428097428090
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 003158400151938401938401
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 003158400151931401931401
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 0031584001535707357071
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 003158400151209851209851
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C 0031584001518731187311
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C 0031584001588674886741
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C 0031584001511671103116711030
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C 0031584001527383745273837450
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C 003158400151559795415597954683
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 003158400155145140
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 003158400151061062
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 003158400151301302
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 0031584001569692
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 0031584001528282
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 0031584001580802
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 0031584001573732
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 00315840015102410240
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 00315840015269426940
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 003158400151108811088870

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 003158400157428097428090
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 003158400151938401938401
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 003158400151931401931401
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 0031584001535707357071
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 003158400151209851209851
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C 0031584001518731187311
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C 0031584001588674886741
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C 0031584001511671103116711030
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C 0031584001527383745273837450
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C 003158400151559795415597954683
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 003158400155145140
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 003158400151061062
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 003158400151301302
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 0031584001569692
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 0031584001528282
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 0031584001580802
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 0031584001573732
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 00315840015102410240
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 00315840015269426940
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 003158400151108811088870

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