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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total658020
Category 0658020


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total658020
Severity 0658020


Summary for Assertions
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Total Number658100.00
Uncovered60.91
Success65299.09
Failure00.00
Incomplete10.15
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number20100.00
Uncovered00.00
All Matches20100.00
First Matches20100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.tlul_assert_device_regs.gen_device.contigMask_M 003280518312835100
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tb.dut.tlul_assert_device_regs.gen_device.legalAOpcodeErr_A 003280511968547700
tb.dut.tlul_assert_device_regs.gen_device.legalAParam_M 0032805183156899500
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tb.dut.tlul_assert_device_regs.gen_device.respOpcode_A 0032805183154847300
tb.dut.tlul_assert_device_regs.gen_device.respSzEqReqSz_A 0032805183154847300
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tb.dut.tlul_assert_device_regs.p_dbw.TlDbw_A 001024102400
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tb.dut.u_tlul_adapter_sram.adapterNoReadOrWrite 0088988900
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tb.dut.u_tlul_adapter_sram.rvalidHighReqFifoEmpty 003268806393474799400
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tb.dut.u_tlul_adapter_sram.u_rspfifo.DepthKnown_A 0032684940032675651600
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tb.dut.u_tlul_adapter_sram.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 003268494006022733700
tb.dut.u_tlul_adapter_sram.u_sram_byte.SramReadbackAndIntg 0088988900
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ByteAccessStateChange_A 00326880639592177000
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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.TlulSramByteTlSize_A 0032688063932677964000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.NoPendingWriteAfterWrite_A 003268806392602000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.WRCollisionDuringReadBack_A 0032688063930405900
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DataKnown_A 003268806391458424400
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DepthKnown_A 0032688063932677964000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.RvalidKnown_A 0032688063932677964000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.WreadyKnown_A 0032688063932677964000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 003268806391458424400
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_A 0032688063915005727700
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DepthKnown_A 0032688063932677964000
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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A 0032688063932677964000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth 0032688063915005727700
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A 003268806393474799400
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A 0032688063932677964000
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.RvalidKnown_A 0032688063932677964000
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A 0032688063932677964000
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 003268806393474799400
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A 0088988900
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A 0032688063932677964000
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A 0032688063932677964000
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A 0088988900
tb.dut.u_tlul_lc_gate.u_state_regs_A 0032688063932677964000
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0088988900
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0088988900

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A 0032688063932676504002667


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCES   CATEGORY   SEVERITY   ATTEMPTS   ALL MATCHES   FIRST MATCHES   INCOMPLETE   SRC   
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 003280518317106507106500
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 003280518312183202183203
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 003280518312176292176293
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 0032805183140557405573
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 003280518311361451361453
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C 0032805183121205212053
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C 0032805183195283952833
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C 0032805183111538658115386580
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C 0032805183127125199271251990
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C 003280518311813205118132051685
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 003280518312972970
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 003280518311071070
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 003280518311361360
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 0032805183170700
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 0032805183125250
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 0032805183186860
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 0032805183156560
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 00328051831141314130
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 00328051831344934490
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 003280518311488714887875

Cover Sequences First Matches:
COVER SEQUENCES   CATEGORY   SEVERITY   ATTEMPTS   ALL MATCHES   FIRST MATCHES   INCOMPLETE   SRC   
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 003280518317106507106500
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 003280518312183202183203
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 003280518312176292176293
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 0032805183140557405573
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 003280518311361451361453
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C 0032805183121205212053
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C 0032805183195283952833
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C 0032805183111538658115386580
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C 0032805183127125199271251990
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C 003280518311813205118132051685
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 003280518312972970
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 003280518311071070
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 003280518311361360
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