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Assertions Success:

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tb.dut.uart_csr_assert.timeout_ctrl_rd_A	0	0	462991	755	0	0

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Detail Report for Cover Sequences

Cover Sequences All Matches:

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tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	463080	269	269	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	463080	68	68	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	463080	87	87	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	463080	50	50	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	463080	9	9	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	463080	52	52	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	463080	49	49	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	463080	1125	1125	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	463080	2000	2000	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	463080	6457	6457	145

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	463080	269	269	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	463080	68	68	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	463080	87	87	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	463080	50	50	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	463080	9	9	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	463080	52	52	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	463080	49	49	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	463080	1125	1125	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	463080	2000	2000	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	463080	6457	6457	145