Total Module Definition Coverage Summary 

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
66.57	49.47	55.95	96.20		31.25	100.00

Total modules in report: 32

---

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
prim_fifo_sync_cnt	0.00	0.00				0.00
prim_fifo_sync_cnt	0.00					0.00
prim_fifo_sync_cnt ( parameter Depth=128,Width=8,Secure=0 )	0.00	0.00
prim_fifo_sync_cnt ( parameter Depth=32,Width=6,Secure=0 )	0.00	0.00
uart_tx	0.00	0.00	0.00			0.00
uart_rx	0.00	0.00	0.00			0.00
prim_onehot_check	0.00			0.00
prim_intr_hw	0.00	0.00	0.00			0.00
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Event" )	0.00	0.00	0.00			0.00
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Status" )	0.00	0.00	0.00			0.00
prim_fifo_sync	0.00	0.00	0.00			0.00
prim_fifo_sync	0.00					0.00
prim_fifo_sync ( parameter Width=8,Pass=0,Depth=128,OutputZeroIfEmpty=1,Secure=0,DepthW=8,gen_normal_fifo.PTRV_W=7,gen_normal_fifo.PTR_WIDTH=8 )	0.00	0.00	0.00
prim_fifo_sync ( parameter Width=8,Pass=0,Depth=32,OutputZeroIfEmpty=1,Secure=0,DepthW=6,gen_normal_fifo.PTRV_W=5,gen_normal_fifo.PTR_WIDTH=6 )	0.00	0.00	0.00
uart_core	0.00	0.00	0.00			0.00
uart	32.95	0.00	0.00	98.86
tlul_assert	33.33	0.00				0.00	100.00
tlul_rsp_intg_gen	91.67	83.33					100.00
tlul_rsp_intg_gen	100.00						100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 )	66.67	66.67
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 )	100.00	100.00
prim_subreg_arb	93.76	83.33	97.96			100.00
prim_subreg_arb	100.00					100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 + DW=2,SwAccess=0,Mubi=0 + DW=16,SwAccess=0,Mubi=0 + DW=8,SwAccess=2,Mubi=0 + DW=3,SwAccess=0,Mubi=0 + DW=24,SwAccess=0,Mubi=0 )	100.00	100.00
prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 )	50.00	50.00
prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 )	100.00	100.00	100.00
prim_subreg_arb ( parameter DW=16,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=2,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=24,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=3,SwAccess=0,Mubi=0 )	85.71		85.71
prim_subreg_arb ( parameter DW=8,SwAccess=2,Mubi=0 )	100.00		100.00
tlul_adapter_reg	98.91	100.00	95.65			100.00	100.00
uart_reg_top	99.51	100.00	98.04			100.00	100.00
tlul_data_integ_dec	100.00	100.00
tlul_cmd_intg_chk	100.00	100.00					100.00
prim_alert_sender	100.00			100.00
prim_subreg	100.00	100.00	100.00			100.00
prim_subreg	100.00	100.00				100.00
prim_subreg ( parameter DW=1,SwAccess=1,RESVAL,Mubi=0 + DW=1,SwAccess=3,RESVAL=0,Mubi=0 + DW=1,SwAccess=0,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=16,SwAccess=0,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=2,SwAccess=0,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=24,SwAccess=0,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=3,SwAccess=0,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=8,SwAccess=2,RESVAL=0,Mubi=0 )	100.00		100.00
prim_secded_inv_39_32_dec	100.00			100.00
prim_generic_buf	100.00	100.00
prim_subreg_ext	100.00	100.00
prim_secded_inv_39_32_enc	100.00	100.00
tlul_err	100.00	100.00	100.00			100.00	100.00
prim_secded_inv_64_57_enc	100.00	100.00
uart_csr_assert_fpv	100.00						100.00
prim_secded_inv_64_57_dec	100.00			100.00
prim_generic_flop	100.00	100.00				100.00
tlul_data_integ_enc
prim_reg_we_check
prim_buf
prim_flop
prim_flop_2sync
tb