Design subhierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

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NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
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reqfifo 100.00 100.00 100.00
rspfifo 75.00 50.00 100.00
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gen_alert_senders[1].u_alert_sender 75.00 75.00
gen_alert_senders[2].u_alert_sender 100.00 100.00
gen_alert_senders[3].u_alert_sender 75.00 75.00
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u_secure_anchor_buf 100.00 100.00
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u_prim_sync_reqack 91.67 100.00 66.67 100.00 100.00
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gen_generic.u_impl_generic 100.00 100.00 100.00
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u_alert_test_recov_sw_err 100.00 100.00
u_chk 100.00 100.00 100.00
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u_dbus_regwen_1 100.00 100.00 100.00 100.00
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u_dbus_remap_addr_1 100.00 100.00 100.00 100.00
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u_err_status_fatal_intg_err 100.00 100.00 100.00 100.00
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u_err_status_reg_intg_err 97.22 100.00 91.67 100.00
wr_en_data_arb 95.00 100.00 90.00
u_fpga_info 33.33 33.33
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u_ibus_remap_addr_1 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
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wr_en_data_arb 100.00 100.00 100.00
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reqfifo 100.00 100.00 100.00
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u_tlul_req_buf 100.00 100.00
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gen_generic.u_impl_generic 100.00 100.00 100.00
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%