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Detail Report for Assertions

Assertions Success:

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tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	13149747	12765716	0	2427
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputIfUnstable_A	0	0	13149747	21095	0	0
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckAckNeedsReq	0	0	13138234	1492144	0	0
tb.dut.u_fsm.AlwaysOnIndex_A	0	0	909	909	0	0
tb.dut.u_fsm.u_state_regs.AssertConnected_A	0	0	909	909	0	0
tb.dut.u_fsm.u_state_regs_A	0	0	16790386	16417852	0	0
tb.dut.u_prim_lc_sync_dft_en.NumCopiesMustBeGreaterZero_A	0	0	909	909	0	0
tb.dut.u_prim_lc_sync_dft_en.OutputsKnown_A	0	0	16790386	16417852	0	0
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	16790386	16402906	0	2727
tb.dut.u_prim_lc_sync_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	909	909	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.OutputsKnown_A	0	0	16790386	16417852	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	16790386	16402906	0	2727
tb.dut.u_reg.en2addrHit	0	0	17367018	625269	0	0
tb.dut.u_reg.reAfterRv	0	0	17367018	625239	0	0
tb.dut.u_reg.rePulse	0	0	17367018	407396	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1074	1074	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1074	1074	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1074	1074	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1074	1074	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1074	1074	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1074	1074	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1074	1074	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1074	1074	0	0
tb.dut.u_reg.wePulse	0	0	17367018	217843	0	0
tb.dut.u_slow_fsm.IntRstReq_A	0	0	564345	554945	0	0
tb.dut.u_slow_fsm.u_state_regs.AssertConnected_A	0	0	909	909	0	0
tb.dut.u_slow_fsm.u_state_regs_A	0	0	3361946	3337003	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	13149747	12765716	0	2427
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	16790386	16402906	0	2727
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	16790386	16402906	0	2727

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckHoldReq	0	0	Excluded	[UNR] Input req_chk_i is tied to constant 0 and src_req_i to constant 1

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	17367689	208	208	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	17367689	60	60	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	17367689	64	64	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	17367689	38	38	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	17367689	13	13	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	17367689	37	37	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	17367689	24	24	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	17367689	3064	3064	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	17367689	4560	4560	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	17367689	165885	165885	1025

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	17367689	208	208	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	17367689	60	60	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	17367689	64	64	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	17367689	38	38	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	17367689	13	13	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	17367689	37	37	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	17367689	24	24	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	17367689	3064	3064	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	17367689	4560	4560	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	17367689	165885	165885	1025