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Detail Report for Assertions

Assertions Success:

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tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	18384012	17879332	0	2541
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputIfUnstable_A	0	0	18384012	30797	0	0
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckAckNeedsReq	0	0	17061388	1933640	0	0
tb.dut.u_fsm.AlwaysOnIndex_A	0	0	946	946	0	0
tb.dut.u_fsm.u_state_regs.AssertConnected_A	0	0	946	946	0	0
tb.dut.u_fsm.u_state_regs_A	0	0	21739305	21250214	0	0
tb.dut.u_prim_lc_sync_dft_en.NumCopiesMustBeGreaterZero_A	0	0	946	946	0	0
tb.dut.u_prim_lc_sync_dft_en.OutputsKnown_A	0	0	21739305	21250214	0	0
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	21739305	21230513	0	2838
tb.dut.u_prim_lc_sync_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	946	946	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.OutputsKnown_A	0	0	21739305	21250214	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	21739305	21230513	0	2838
tb.dut.u_reg.en2addrHit	0	0	22309100	633755	0	0
tb.dut.u_reg.reAfterRv	0	0	22309100	633755	0	0
tb.dut.u_reg.rePulse	0	0	22309100	331308	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1111	1111	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1111	1111	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1111	1111	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1111	1111	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1111	1111	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1111	1111	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1111	1111	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1111	1111	0	0
tb.dut.u_reg.wePulse	0	0	22309100	302447	0	0
tb.dut.u_slow_fsm.IntRstReq_A	0	0	649040	639023	0	0
tb.dut.u_slow_fsm.u_state_regs.AssertConnected_A	0	0	946	946	0	0
tb.dut.u_slow_fsm.u_state_regs_A	0	0	4623073	4590193	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	18384012	17879332	0	2541
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	21739305	21230513	0	2838
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	21739305	21230513	0	2838

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckHoldReq	0	0	Excluded	[UNR] Input req_chk_i is tied to constant 0 and src_req_i to constant 1

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	22309789	604	604	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	22309789	70	70	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	22309789	75	75	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	22309789	45	45	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	22309789	7	7	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	22309789	38	38	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	22309789	52	52	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	22309789	1432	1432	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	22309789	6491	6491	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	22309789	130929	130929	1045

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	22309789	604	604	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	22309789	70	70	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	22309789	75	75	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	22309789	45	45	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	22309789	7	7	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	22309789	38	38	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	22309789	52	52	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	22309789	1432	1432	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	22309789	6491	6491	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	22309789	130929	130929	1045