Design subhierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

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NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
clkmgr_pwrmgr_sva_if 100.00 100.00
gen_alert_tx[0].u_prim_alert_sender 100.00 100.00
i_wake_info 100.00 100.00 100.00 100.00
intr_wakeup 93.75 100.00 75.00 100.00 100.00
pwrmgr_clock_enables_sva_if 100.00 100.00 100.00 100.00
pwrmgr_csr_assert 100.00 100.00
pwrmgr_rstmgr_sva_if 100.00 100.00 100.00 100.00
pwrmgr_sec_cm_checker_assert 100.00 100.00 100.00 100.00
tlul_assert_device 100.00 100.00 100.00 100.00
u_cdc 100.00 100.00 100.00 100.00 100.00
u_ack_pwrdn_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_ack_pwrup_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_ast_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_clr_req_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_ext_req_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_int_fsm_invalid_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_ip_clk_en_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_ip_clk_status_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_pwrup_chg_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_req_pwrdn_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_req_pwrup_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_scdc_sync 100.00 100.00 100.00 100.00 100.00
prim_flop_2sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sleeping_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_slow_cdc_sync 100.00 100.00 100.00 100.00 100.00
prim_flop_2sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_slow_ext_req_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_flash_idle 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_otp 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_rom_ctrl 100.00 100.00 100.00 100.00 100.00
gen_buffs[0].gen_bits[0].u_prim_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[1].u_prim_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[2].u_prim_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[3].u_prim_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.gen_stable_chks.gen_bufs_muxes[0].u_sig_unstable_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.gen_stable_chks.gen_bufs_muxes[1].u_sig_unstable_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.gen_stable_chks.gen_bufs_muxes[2].u_sig_unstable_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.gen_stable_chks.gen_bufs_muxes[3].u_sig_unstable_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.gen_stable_chks.u_mubi_xor 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.gen_stable_chks.u_prim_flop_3rd_stage 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_flops.u_prim_flop_2sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_esc_clk_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_esc_rst_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_esc_rx 98.21 98.21
u_prim_count 97.96 97.96
u_esc_timeout 92.79 100.00 75.00 96.15 100.00
u_out 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_ref_timeout 90.00 100.00 60.00 100.00 100.00
gen_nrz_hs_protocol.ack_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_nrz_hs_protocol.req_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_esc_timeout_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_fsm 98.66 100.00 98.44 94.87 100.00 100.00
u_fetch_en 100.00 100.00 100.00
gen_flops.u_prim_flop 100.00 100.00 100.00
u_secure_anchor_flop 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_reg_lc_init 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_reg_otp_init 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_slow_sync_lc_done 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_state_regs 100.00 100.00 100.00 100.00
u_state_flop 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_lc_done 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_usb_ip_clk_en 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_ndm_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_prim_lc_sync_dft_en 100.00 100.00 100.00 100.00
gen_buffs[0].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.u_prim_flop_2sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_prim_lc_sync_hw_debug_en 100.00 100.00 100.00 100.00
gen_buffs[0].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.u_prim_flop_2sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_reg 97.23 96.01 97.63 100.00 92.53 100.00
u_alert_test 100.00 100.00
u_cfg_cdc_sync 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_cfg_cdc_sync0_qe 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_chk 100.00 100.00 100.00 100.00
u_chk 100.00 100.00
u_tlul_data_integ_dec 100.00 100.00 100.00
u_data_chk 100.00 100.00
u_control_core_clk_en 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_control_io_clk_en 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_control_low_power_hint 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_control_main_pd_n 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_control_usb_clk_en_active 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_control_usb_clk_en_lp 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_ctrl_cfg_regwen 100.00 100.00
u_escalate_reset_status 62.59 77.78 50.00 60.00
wr_en_data_arb 50.00 50.00
u_fault_status_esc_timeout 96.30 88.89 100.00 100.00
wr_en_data_arb 50.00 50.00
u_fault_status_main_pd_glitch 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00
u_fault_status_reg_intg_err 96.30 88.89 100.00 100.00
wr_en_data_arb 50.00 50.00
u_intr_enable 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_intr_state 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
u_intr_test 100.00 100.00
u_prim_reg_we_check 100.00 100.00 100.00
u_prim_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_prim_onehot_check 100.00 100.00
u_reg_if 98.67 97.14 97.53 100.00 100.00
u_err 100.00 100.00 100.00 100.00 100.00
u_rsp_intg_gen 83.33 66.67 100.00
u_reset_en_en_0 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_reset_en_en_1 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_reset_en_regwen 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
u_reset_status_val_0 62.59 77.78 50.00 60.00
wr_en_data_arb 50.00 50.00
u_reset_status_val_1 62.59 77.78 50.00 60.00
wr_en_data_arb 50.00 50.00
u_rsp_intg_gen 100.00 100.00 100.00
gen_data_intg.u_tlul_data_integ_enc 100.00 100.00
u_data_gen 100.00 100.00
gen_rsp_intg.u_rsp_gen 100.00 100.00
u_wake_info_abort 100.00 100.00
u_wake_info_capture_dis 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_wake_info_fall_through 100.00 100.00
u_wake_info_reasons 100.00 100.00
u_wake_status_val_0 62.59 77.78 50.00 60.00
wr_en_data_arb 50.00 50.00
u_wake_status_val_1 62.59 77.78 50.00 60.00
wr_en_data_arb 50.00 50.00
u_wake_status_val_2 62.59 77.78 50.00 60.00
wr_en_data_arb 50.00 50.00
u_wake_status_val_3 62.59 77.78 50.00 60.00
wr_en_data_arb 50.00 50.00
u_wake_status_val_4 62.59 77.78 50.00 60.00
wr_en_data_arb 50.00 50.00
u_wake_status_val_5 62.59 77.78 50.00 60.00
wr_en_data_arb 50.00 50.00
u_wakeup_en_en_0 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_wakeup_en_en_1 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_wakeup_en_en_2 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_wakeup_en_en_3 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_wakeup_en_en_4 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_wakeup_en_en_5 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_wakeup_en_regwen 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
u_slow_fsm 99.41 100.00 97.06 100.00 100.00 100.00
u_main_pok_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_state_regs 100.00 100.00 100.00 100.00
u_state_flop 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_usb_clk_en 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sw_req_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%