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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total432010
Category 0432010


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total432010
Severity 0432010


Summary for Assertions
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Uncovered10.23
Success43199.77
Failure00.00
Incomplete235.32
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered00.00
All Matches10100.00
First Matches10100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.u_edn_core.gen_ep_blk[4].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A 0023843645415760700
tb.dut.u_edn_core.gen_ep_blk[4].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0096596500
tb.dut.u_edn_core.gen_ep_blk[4].u_edn_ack_sm_ep.u_state_regs_A 0023843645423823798500
tb.dut.u_edn_core.gen_ep_blk[4].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002384364542306480965
tb.dut.u_edn_core.gen_ep_blk[4].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 0023843645423064800
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.AckSmErrorStStable_A 0023843645415631200
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A 0023843645415760700
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0096596500
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.u_state_regs_A 0023843645423823798500
tb.dut.u_edn_core.gen_ep_blk[5].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002384364542050740965
tb.dut.u_edn_core.gen_ep_blk[5].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 0023843645420507400
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.AckSmErrorStStable_A 0023843645415631200
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A 0023843645415760700
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0096596500
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.u_state_regs_A 0023843645423823798500
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002384364541761750965
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 0023843645417617500
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tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.gen_normal_fifo.depthShallNotExceedParamDepth 0023822894780272800
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tb.dut.u_reg.en2addrHit 0023890447479072100
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tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A 001130113000
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck 001130113000
tb.dut.u_reg.wePulse 0023890447449874700

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.gen_edn_if_asserts[0].EdnDataStable_A 002384364541203630417
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tb.dut.gen_edn_if_asserts[1].EdnDataStable_A 0023843645454810134
tb.dut.gen_edn_if_asserts[2].EdnDataStableDisable_A 002384364545972480324
tb.dut.gen_edn_if_asserts[2].EdnDataStable_A 0023843645477760132
tb.dut.gen_edn_if_asserts[3].EdnDataStableDisable_A 002384364545972480324
tb.dut.gen_edn_if_asserts[3].EdnDataStable_A 0023843645443220112
tb.dut.gen_edn_if_asserts[4].EdnDataStableDisable_A 002384364545972480324
tb.dut.gen_edn_if_asserts[4].EdnDataStable_A 0023843645452880109
tb.dut.gen_edn_if_asserts[5].EdnDataStableDisable_A 002384364545972480324
tb.dut.gen_edn_if_asserts[5].EdnDataStable_A 0023843645438240100
tb.dut.gen_edn_if_asserts[6].EdnDataStableDisable_A 002384364545972480324
tb.dut.gen_edn_if_asserts[6].EdnDataStable_A 002384364543380083
tb.dut.u_edn_core.gen_ep_blk[0].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002384364542152891990965
tb.dut.u_edn_core.gen_ep_blk[1].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002384364542626940965
tb.dut.u_edn_core.gen_ep_blk[2].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002384364542809700965
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tb.dut.u_edn_core.gen_ep_blk[4].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002384364542306480965
tb.dut.u_edn_core.gen_ep_blk[5].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002384364542050740965
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002384364541761750965
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.RoundRobin_A 0023843645400965
tb.dut.u_edn_core.u_prim_packer_fifo_cs.DataOStableWhenPending_A 002384364541728230965


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
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tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0023890519536360
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 00238905195770
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0023890519532320
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0023890519512120
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Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 002389051953113110
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 0023890519551510
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 0023890519554540
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0023890519536360
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 00238905195770
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0023890519532320
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0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%