Design Hierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
tb 96.82 98.36 96.63 100.00 90.62 95.83 99.49
dut 96.82 98.36 96.63 100.00 90.62 95.83 99.49
gen_alert_tx[0].u_prim_alert_sender 100.00 100.00
hmac_csr_assert 100.00 100.00
intr_hw_fifo_empty 100.00 100.00 100.00 100.00 100.00
intr_hw_hmac_done 100.00 100.00 100.00 100.00 100.00
intr_hw_hmac_err 100.00 100.00 100.00 100.00 100.00
tlul_assert_device 100.00 100.00 100.00 100.00
u_hmac 96.79 97.17 95.45 100.00 94.55
u_msg_fifo 100.00 100.00 100.00 100.00 100.00
gen_normal_fifo.u_fifo_cnt 100.00 100.00 100.00
u_packer 100.00 100.00 100.00 100.00 100.00
u_prim_sha2_256 96.14 96.46 94.87 100.00 93.22
gen_sha256_logic.u_prim_sha2_256 96.30 96.39 95.61 100.00 93.22
u_pad 95.04 99.04 95.12 100.00 86.00
u_reg 99.52 99.83 97.74 100.00 100.00 100.00
u_alert_test 100.00 100.00
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u_cfg_sha_en 100.00 100.00
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u_chk 100.00 100.00
u_tlul_data_integ_dec 100.00 100.00 100.00
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u_cmd_hash_process 100.00 100.00
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u_cmd_hash_stop 100.00 100.00
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u_digest_1 100.00 100.00
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u_digest_6 100.00 100.00
u_digest_7 100.00 100.00
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wr_en_data_arb 100.00 100.00
u_intr_enable_fifo_empty 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_intr_enable_hmac_done 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_intr_enable_hmac_err 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_intr_state_fifo_empty 100.00 100.00 100.00 100.00
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u_intr_state_hmac_done 100.00 100.00 100.00 100.00
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u_intr_state_hmac_err 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
u_intr_test_fifo_empty 100.00 100.00
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u_intr_test_hmac_err 100.00 100.00
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u_prim_reg_we_check 100.00 100.00 100.00
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u_err 100.00 100.00 100.00 100.00 100.00
u_rsp_intg_gen 100.00 100.00 100.00
u_rsp_intg_gen 100.00 100.00 100.00
gen_data_intg.u_tlul_data_integ_enc 100.00 100.00
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gen_rsp_intg.u_rsp_gen 100.00 100.00
u_socket 99.69 98.75 100.00 100.00 100.00
fifo_h 100.00 100.00 100.00 100.00 100.00
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reqfifo 100.00 100.00 100.00
rspfifo 100.00 100.00 100.00
gen_dfifo[1].fifo_d 100.00 100.00 100.00 100.00 100.00
reqfifo 100.00 100.00 100.00
rspfifo 100.00 100.00 100.00
u_status_fifo_depth 100.00 100.00
u_status_fifo_empty 100.00 100.00
u_status_fifo_full 100.00 100.00
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u_tlul_adapter 97.46 98.54 100.00 98.44 92.86
u_err 100.00 100.00 100.00 100.00 100.00
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u_rsp_gen 100.00 100.00 100.00
u_rspfifo 97.20 97.14 100.00 91.67 100.00
gen_normal_fifo.u_fifo_cnt 100.00 100.00 100.00
u_sram_byte 100.00 100.00
u_sramreqfifo 99.26 97.06 100.00 100.00 100.00
gen_normal_fifo.u_fifo_cnt 100.00 100.00 100.00
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%