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Assertions Uncovered:

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Assertions Success:

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tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.rspfifo.DepthKnown_A	0	0	425944570	425833228	0	0
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.rspfifo.RvalidKnown_A	0	0	425944570	425833228	0	0
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.rspfifo.WreadyKnown_A	0	0	425944570	425833228	0	0
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	655	655	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DataKnown_A	0	0	425944570	60049796	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DataKnown_AKnownEnable	0	0	425944570	425833228	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DepthKnown_A	0	0	425944570	425833228	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.RvalidKnown_A	0	0	425944570	425833228	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.WreadyKnown_A	0	0	425944570	425833228	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass	0	0	655	655	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_A	0	0	425944570	104171961	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_AKnownEnable	0	0	425944570	425833228	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DepthKnown_A	0	0	425944570	425833228	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.RvalidKnown_A	0	0	425944570	425833228	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.WreadyKnown_A	0	0	425944570	425833228	0	0
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass	0	0	655	655	0	0
tb.dut.u_reg.u_socket.maxN	0	0	655	655	0	0
tb.dut.u_reg.wePulse	0	0	425944570	21815136	0	0
tb.dut.u_tlul_adapter.AddrOutKnown_A	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.DataIntgOptions_A	0	0	490	490	0	0
tb.dut.u_tlul_adapter.ReqOutKnown_A	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.SramDwHasByteGranularity_A	0	0	490	490	0	0
tb.dut.u_tlul_adapter.SramDwIsMultipleOfTlulWidth_A	0	0	490	490	0	0
tb.dut.u_tlul_adapter.TlOutKnownIfFifoKnown_A	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.TlOutValidKnown_A	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.WdataOutKnown_A	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.WeOutKnown_A	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.WmaskOutKnown_A	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.adapterNoReadOrWrite	0	0	490	490	0	0
tb.dut.u_tlul_adapter.u_err.dataWidthOnly32_A	0	0	490	490	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DataKnown_A	0	0	393469871	29501759	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DataKnown_AKnownEnable	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.u_reqfifo.DepthKnown_A	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.u_reqfifo.RvalidKnown_A	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.u_reqfifo.WreadyKnown_A	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	393469871	29501759	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.DataWidthCheck_A	0	0	490	490	0	0
tb.dut.u_tlul_adapter.u_rsp_gen.PayLoadWidthCheck	0	0	490	490	0	0
tb.dut.u_tlul_adapter.u_rspfifo.DataKnown_AKnownEnable	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.u_rspfifo.DepthKnown_A	0	0	393469871	393403693	0	0
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tb.dut.u_tlul_adapter.u_rspfifo.WreadyKnown_A	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.u_sram_byte.SramReadbackAndIntg	0	0	490	490	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.DataKnown_AKnownEnable	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.DepthKnown_A	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.RvalidKnown_A	0	0	393469871	393403693	0	0
tb.dut.u_tlul_adapter.u_sramreqfifo.WreadyKnown_A	0	0	393469871	393403693	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_packer.DataIStable_M	0	0	393469871	153	0	490
tb.dut.u_packer.DataOStableWhenPending_A	0	0	393469871	282	0	490
tb.dut.u_packer.FlushFollowedByDone_A	0	0	393469871	16344	0	490

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	425945000	3250	3250	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	425945000	1087	1087	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	425945000	1099	1099	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	425945000	727	727	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	425945000	69	69	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	425945000	565	565	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	425945000	718	718	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	425945000	6816	6816	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	425945000	15889	15889	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	425945000	43683813	43683813	629

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	425945000	3250	3250	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	425945000	1087	1087	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	425945000	1099	1099	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	425945000	727	727	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	425945000	69	69	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	425945000	565	565	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	425945000	718	718	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	425945000	6816	6816	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	425945000	15889	15889	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	425945000	43683813	43683813	629