Design Hierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
tb 89.90 92.47 85.16 100.00 76.32 85.98 99.49
dut 89.90 92.47 85.16 100.00 76.32 85.98 99.49
gen_alert_tx[0].u_prim_alert_sender 100.00 100.00
hmac_csr_assert 100.00 100.00
intr_hw_fifo_empty 100.00 100.00 100.00 100.00 100.00
intr_hw_hmac_done 100.00 100.00 100.00 100.00 100.00
intr_hw_hmac_err 100.00 100.00 100.00 100.00 100.00
tlul_assert_device 100.00 100.00 100.00 100.00
u_hmac 89.78 95.33 78.98 100.00 84.81
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u_pad 66.04 85.00 47.69 66.67 64.79
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u_alert_test 100.00 100.00
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wr_en_data_arb 100.00 100.00 100.00 100.00
u_intr_enable_hmac_err 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_intr_state_fifo_empty 62.59 77.78 50.00 60.00
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u_intr_state_hmac_done 100.00 100.00 100.00 100.00
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u_intr_state_hmac_err 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
u_intr_test_fifo_empty 100.00 100.00
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u_rsp_intg_gen 100.00 100.00 100.00
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u_socket 99.69 98.75 100.00 100.00 100.00
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reqfifo 100.00 100.00 100.00
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gen_dfifo[1].fifo_d 100.00 100.00 100.00 100.00 100.00
reqfifo 100.00 100.00 100.00
rspfifo 100.00 100.00 100.00
u_status_fifo_depth 100.00 100.00
u_status_fifo_empty 100.00 100.00
u_status_fifo_full 100.00 100.00
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u_tlul_adapter 88.86 94.06 88.52 80.25 92.59
u_err 100.00 100.00 100.00 100.00 100.00
u_reqfifo 91.36 95.00 87.10 83.33 100.00
gen_normal_fifo.u_fifo_cnt 81.58 92.00 80.00 72.73
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u_rspfifo 79.31 87.18 68.97 61.11 100.00
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u_sram_byte 100.00 100.00
u_sramreqfifo 78.68 86.84 65.38 62.50 100.00
gen_normal_fifo.u_fifo_cnt 63.15 84.00 60.00 45.45
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%