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Detail Report for Assertions

Assertions Success:

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tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A	0	0	495833896	27076	0	0
tb.dut.tlul_assert_device.gen_device.contigMask_M	0	0	495834888	79972887	0	0
tb.dut.tlul_assert_device.gen_device.dDataKnown_A	0	0	495834888	78638358	0	0
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	495833896	30218	0	0
tb.dut.tlul_assert_device.gen_device.legalAParam_M	0	0	495834888	86618305	0	0
tb.dut.tlul_assert_device.gen_device.legalDParam_A	0	0	495834888	90427394	0	0
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	495834888	86618305	0	0
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A	0	0	495834888	90427394	0	0
tb.dut.tlul_assert_device.gen_device.respOpcode_A	0	0	495834888	90427394	0	0
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	495834888	90427394	0	0
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	495833896	16823	0	0
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	495833896	12385	0	0
tb.dut.tlul_assert_device.p_dbw.TlDbw_A	0	0	1626	1626	0	0
tb.dut.u_reg.en2addrHit	0	0	495833896	64068804	0	0
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tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1626	1626	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1626	1626	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1626	1626	0	0
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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	495834888	1064038	1064038	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	495834888	141	141	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	495834888	147	147	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	495834888	103	103	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	495834888	15	15	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	495834888	88	88	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	495834888	94	94	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	495834888	2929	2929	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	495834888	18292163	18292163	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	495834888	23005962	23005962	1603

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	495834888	1064038	1064038	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	495834888	141	141	0
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