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Detail Report for Assertions

Assertions Success:

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tb.dut.tlul_assert_device.gen_device.aDataKnown_M	0	0	540515118	11410269	0	0
tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A	0	0	540514081	6208	0	0
tb.dut.tlul_assert_device.gen_device.contigMask_M	0	0	540515118	79912089	0	0
tb.dut.tlul_assert_device.gen_device.dDataKnown_A	0	0	540515118	83688969	0	0
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A	0	0	540514081	6745	0	0
tb.dut.tlul_assert_device.gen_device.legalAParam_M	0	0	540515118	85673273	0	0
tb.dut.tlul_assert_device.gen_device.legalDParam_A	0	0	540515118	95169393	0	0
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M	0	0	540515118	85673273	0	0
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A	0	0	540515118	95169393	0	0
tb.dut.tlul_assert_device.gen_device.respOpcode_A	0	0	540515118	95169393	0	0
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A	0	0	540515118	95169393	0	0
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A	0	0	540514081	3783	0	0
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A	0	0	540514081	2873	0	0
tb.dut.tlul_assert_device.p_dbw.TlDbw_A	0	0	1640	1640	0	0
tb.dut.u_reg.en2addrHit	0	0	540514081	64808046	0	0
tb.dut.u_reg.reAfterRv	0	0	540514081	64807909	0	0
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tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1640	1640	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1640	1640	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1640	1640	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1640	1640	0	0
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tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1640	1640	0	0
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tb.dut.u_reg.wePulse	0	0	540514081	7174543	0	0

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Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	540515118	1096800	1096800	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	540515118	37	37	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	540515118	39	39	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	540515118	25	25	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	540515118	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	540515118	21	21	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	540515118	29	29	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	540515118	1578	1578	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	540515118	16490142	16490142	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	540515118	24065068	24065068	1620

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	540515118	1096800	1096800	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	540515118	37	37	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	540515118	39	39	0
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tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	540515118	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	540515118	21	21	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	540515118	29	29	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	540515118	1578	1578	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	540515118	16490142	16490142	0
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