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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[80].noOutstandingReqsAtEndOfSim_A	0	0	377	377	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[81].noOutstandingReqsAtEndOfSim_A	0	0	377	377	0	0
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tb.dut.tlul_assert_host_sba.gen_host.aDataKnown_A	0	0	41595019	30334	0	0
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tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	41595019	53265	0	0
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tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	41595019	53265	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	41595019	17710	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	23255478	7	0	0
tb.dut.tlul_assert_host_sba.gen_host.respSzEqReqSz_M	0	0	23255478	7	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	41595019	53265	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	41595019	53265	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	377	377	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DataKnown_A	0	0	20805007	72705	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DepthKnown_A	0	0	20805007	20723854	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.RvalidKnown_A	0	0	20805007	20723854	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	20805007	20723854	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	20805007	72705	0	0
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tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	167	167	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	20805007	20760942	0	0
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	20805007	20758968	0	501
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	9790335	9790168	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	20805007	20804840	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.NumCopiesMustBeGreaterZero_A	0	0	167	167	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.OutputsKnown_A	0	0	20805007	20760942	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	20805007	20758968	0	501
tb.dut.u_prim_lc_sync_lc_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	167	167	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.OutputsKnown_A	0	0	20805007	20760942	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	20805007	20758968	0	501
tb.dut.u_prim_mubi32_sync_late_debug_enable.NumCopiesMustBeGreaterZero_A	0	0	167	167	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.OutputsKnown_A	0	0	20805007	20760942	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.gen_no_flops.OutputDelay_A	0	0	20805007	20760942	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	167	167	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.OutputsKnown_A	0	0	20805007	20760942	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	20805007	20758968	0	501
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	676	509	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	658	491	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	41594776	10854	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	41594776	10854	0	0
tb.dut.u_reg_regs.rePulse	0	0	41594776	7165	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	377	377	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	377	377	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	377	377	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	377	377	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	377	377	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	377	377	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	377	377	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	377	377	0	0
tb.dut.u_reg_regs.wePulse	0	0	41594776	3689	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	167	167	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	20805007	20760942	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	20805007	20760942	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	167	167	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	20805007	20760942	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	167	167	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	167	167	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	167	167	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	20805007	20760942	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	20805007	20760942	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	167	167	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	20805007	20760942	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	167	167	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	167	167	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	20805007	20758968	0	501
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	20805007	20758968	0	501
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	20805007	20758968	0	501
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	20805007	20758968	0	501

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	41595019	0	0	1
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	41595019	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	41595019	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	41595019	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	41595019	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	41595019	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	41595019	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	41595019	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	41595019	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	41595019	12843	12843	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	41595019	3007	3007	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	41595019	3022	3022	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	41595019	1922	1922	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	41595019	291	291	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	41595019	1499	1499	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	41595019	1385	1385	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	41595019	26749	26749	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	41595019	78717	78717	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	41595019	134375	134375	83
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	41595019	92	92	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	41595019	57	57	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	41595019	64	64	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	41595019	46	46	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	41595019	37	37	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	41595019	43	43	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	41595019	300	300	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	41595019	972	972	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	41595019	2788	2788	104

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	41595019	12843	12843	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	41595019	3007	3007	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	41595019	3022	3022	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	41595019	1922	1922	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	41595019	291	291	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	41595019	1499	1499	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	41595019	1385	1385	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	41595019	26749	26749	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	41595019	78717	78717	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	41595019	134375	134375	83
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	41595019	92	92	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	41595019	57	57	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	41595019	64	64	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	41595019	46	46	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	41595019	37	37	1
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	41595019	43	43	1
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	41595019	300	300	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	41595019	972	972	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	41595019	2788	2788	104