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Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[80].noOutstandingReqsAtEndOfSim_A	0	0	314	314	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[81].noOutstandingReqsAtEndOfSim_A	0	0	314	314	0	0
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tb.dut.tlul_assert_host_sba.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A	0	0	314	314	0	0
tb.dut.tlul_assert_host_sba.gen_host.aDataKnown_A	0	0	30352104	8860	0	0
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tb.dut.tlul_assert_host_sba.gen_host.dDataKnown_M	0	0	30352104	1976	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAOpcode_A	0	0	30352104	14997	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	30352104	14997	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalDParam_M	0	0	30352104	5549	0	0
tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	30352104	14997	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	30352104	5549	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	29691637	9	0	0
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tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	30352104	14997	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	314	314	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DataKnown_A	0	0	2609263	19639	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DepthKnown_A	0	0	2609263	2577504	0	0
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tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	2609263	19639	0	0
tb.dut.u_lc_en_sync_copies.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
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tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	2609263	2585437	0	0
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tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	4382180	4382077	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	2609263	2609160	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
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tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	2609263	2584372	0	309
tb.dut.u_prim_lc_sync_lc_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.OutputsKnown_A	0	0	2609263	2585437	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	2609263	2584372	0	309
tb.dut.u_prim_mubi32_sync_late_debug_enable.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.OutputsKnown_A	0	0	2609263	2585437	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.gen_no_flops.OutputDelay_A	0	0	2609263	2585437	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.OutputsKnown_A	0	0	2609263	2585437	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	2609263	2584372	0	309
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	362	259	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	355	252	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	30351926	9486	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	30351926	9486	0	0
tb.dut.u_reg_regs.rePulse	0	0	30351926	5824	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	314	314	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	314	314	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	314	314	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	314	314	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	314	314	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	314	314	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	314	314	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	314	314	0	0
tb.dut.u_reg_regs.wePulse	0	0	30351926	3662	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	2609263	2585437	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	2609263	2585437	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	103	103	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	2609263	2585437	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	103	103	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	103	103	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	103	103	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	2609263	2585437	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	2609263	2585437	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	103	103	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	2609263	2585437	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	103	103	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	103	103	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	2609263	2584372	0	309
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	2609263	2584372	0	309
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	2609263	2584372	0	309
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	2609263	2584372	0	309

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	30352104	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	30352104	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	30352104	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	30352104	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	30352104	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	30352104	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	30352104	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	30352104	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	30352104	23187	23187	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	30352104	8177	8177	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	30352104	8228	8228	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	30352104	5465	5465	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	30352104	470	470	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	30352104	4129	4129	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	30352104	2582	2582	2
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	30352104	34967	34967	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	30352104	230538	230538	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	30352104	212525	212525	75
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	30352104	98	98	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	30352104	20	20	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	30352104	29	29	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	30352104	22	22	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	30352104	4	4	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	30352104	14	14	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	30352104	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	30352104	332	332	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	30352104	939	939	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	30352104	4176	4176	105

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	30352104	23187	23187	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	30352104	8177	8177	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	30352104	8228	8228	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	30352104	5465	5465	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	30352104	470	470	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	30352104	4129	4129	2
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	30352104	2582	2582	2
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	30352104	34967	34967	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	30352104	230538	230538	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	30352104	212525	212525	75
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	30352104	98	98	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	30352104	20	20	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	30352104	29	29	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	30352104	22	22	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	30352104	4	4	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	30352104	14	14	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	30352104	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	30352104	332	332	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	30352104	939	939	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	30352104	4176	4176	105