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Detail Report for Assertions

Assertions Uncovered:

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Assertions Success:

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tb.dut.tlul_assert_host_sba.gen_assert_final[77].noOutstandingReqsAtEndOfSim_A	0	0	431	431	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[78].noOutstandingReqsAtEndOfSim_A	0	0	431	431	0	0
tb.dut.tlul_assert_host_sba.gen_assert_final[79].noOutstandingReqsAtEndOfSim_A	0	0	431	431	0	0
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tb.dut.tlul_assert_host_sba.gen_host.aDataKnown_A	0	0	134141813	6930	0	0
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tb.dut.tlul_assert_host_sba.gen_host.dDataKnown_M	0	0	134141813	1425	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAOpcode_A	0	0	134141813	11769	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalAParam_A	0	0	134141813	11769	0	0
tb.dut.tlul_assert_host_sba.gen_host.legalDParam_M	0	0	134141813	3227	0	0
tb.dut.tlul_assert_host_sba.gen_host.pendingReqPerSrc_A	0	0	134141813	11769	0	0
tb.dut.tlul_assert_host_sba.gen_host.respMustHaveReq_M	0	0	134141813	3227	0	0
tb.dut.tlul_assert_host_sba.gen_host.respOpcode_M	0	0	94397157	2	0	0
tb.dut.tlul_assert_host_sba.gen_host.respSzEqReqSz_M	0	0	94397157	2	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeGTEMask_A	0	0	134141813	11769	0	0
tb.dut.tlul_assert_host_sba.gen_host.sizeMatchesMask_A	0	0	134141813	11769	0	0
tb.dut.tlul_assert_host_sba.p_dbw.TlDbw_A	0	0	431	431	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.DataKnown_A	0	0	55342681	18049	0	0
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tb.dut.u_dm_top.i_dm_csrs.i_fifo.RvalidKnown_A	0	0	55342681	54311158	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.WreadyKnown_A	0	0	55342681	54311158	0	0
tb.dut.u_dm_top.i_dm_csrs.i_fifo.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	55342681	18049	0	0
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tb.dut.u_pm_en_sync.NumCopiesMustBeGreaterZero_A	0	0	213	213	0	0
tb.dut.u_pm_en_sync.OutputsKnown_A	0	0	55342681	55304706	0	0
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	55342681	55302990	0	639
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown0	0	0	2206662	2206449	0	0
tb.dut.u_prim_clock_mux2.gen_generic.u_impl_generic.selKnown1	0	0	55342681	55342468	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.NumCopiesMustBeGreaterZero_A	0	0	213	213	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.OutputsKnown_A	0	0	55342681	55304706	0	0
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	55342681	55302990	0	639
tb.dut.u_prim_lc_sync_lc_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	213	213	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.OutputsKnown_A	0	0	55342681	55304706	0	0
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	55342681	55302990	0	639
tb.dut.u_prim_mubi32_sync_late_debug_enable.NumCopiesMustBeGreaterZero_A	0	0	213	213	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.OutputsKnown_A	0	0	55342681	55304706	0	0
tb.dut.u_prim_mubi32_sync_late_debug_enable.gen_no_flops.OutputDelay_A	0	0	55342681	55304706	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.NumCopiesMustBeGreaterZero_A	0	0	213	213	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.OutputsKnown_A	0	0	55342681	55304706	0	0
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	55342681	55302990	0	639
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown0	0	0	752	539	0	0
tb.dut.u_prim_rst_n_mux2.gen_generic.u_impl_generic.selKnown1	0	0	572	359	0	0
tb.dut.u_reg_regs.en2addrHit	0	0	134141546	10668	0	0
tb.dut.u_reg_regs.reAfterRv	0	0	134141546	10668	0	0
tb.dut.u_reg_regs.rePulse	0	0	134141546	6323	0	0
tb.dut.u_reg_regs.u_chk.PayLoadWidthCheck	0	0	431	431	0	0
tb.dut.u_reg_regs.u_reg_if.AllowedLatency_A	0	0	431	431	0	0
tb.dut.u_reg_regs.u_reg_if.MatchedWidthAssert	0	0	431	431	0	0
tb.dut.u_reg_regs.u_reg_if.u_err.dataWidthOnly32_A	0	0	431	431	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	431	431	0	0
tb.dut.u_reg_regs.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	431	431	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.DataWidthCheck_A	0	0	431	431	0	0
tb.dut.u_reg_regs.u_rsp_intg_gen.PayLoadWidthCheck	0	0	431	431	0	0
tb.dut.u_reg_regs.wePulse	0	0	134141546	4345	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	213	213	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.OutputsKnown_A	0	0	55342681	55304706	0	0
tb.dut.u_tlul_lc_gate_rom.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	55342681	55304706	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs.AssertConnected_A	0	0	213	213	0	0
tb.dut.u_tlul_lc_gate_rom.u_state_regs_A	0	0	55342681	55304706	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	213	213	0	0
tb.dut.u_tlul_lc_gate_rom.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	213	213	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.NumCopiesMustBeGreaterZero_A	0	0	213	213	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.OutputsKnown_A	0	0	55342681	55304706	0	0
tb.dut.u_tlul_lc_gate_sba.u_err_en_sync.gen_no_flops.OutputDelay_A	0	0	55342681	55304706	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs.AssertConnected_A	0	0	213	213	0	0
tb.dut.u_tlul_lc_gate_sba.u_state_regs_A	0	0	55342681	55304706	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A	0	0	213	213	0	0
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck	0	0	213	213	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A	0	0	55342681	55302990	0	639
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A	0	0	55342681	55302990	0	639
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A	0	0	55342681	55302990	0	639
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A	0	0	55342681	55302990	0	639

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C	0	0	134141813	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C	0	0	134141813	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C	0	0	134141813	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C	0	0	134141813	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C	0	0	134141813	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C	0	0	134141813	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C	0	0	134141813	0	0	0
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C	0	0	134141813	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	134141813	15376	15376	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	134141813	3202	3202	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	134141813	3226	3226	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	134141813	2113	2113	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	134141813	222	222	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	134141813	1652	1652	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	134141813	1098	1098	1
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	134141813	41315	41315	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	134141813	68583	68583	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	134141813	106941	106941	100
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C	0	0	134141813	69	69	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C	0	0	134141813	3	3	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	134141813	4	4	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	134141813	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	134141813	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	134141813	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	134141813	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	134141813	469	469	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	134141813	607	607	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	134141813	3171	3171	259

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C	0	0	134141813	15376	15376	0
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C	0	0	134141813	3202	3202	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C	0	0	134141813	3226	3226	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C	0	0	134141813	2113	2113	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	134141813	222	222	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	134141813	1652	1652	1
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	134141813	1098	1098	1
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C	0	0	134141813	41315	41315	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C	0	0	134141813	68583	68583	0
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C	0	0	134141813	106941	106941	100
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C	0	0	134141813	4	4	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C	0	0	134141813	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	134141813	1	1	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	134141813	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	134141813	2	2	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C	0	0	134141813	469	469	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C	0	0	134141813	607	607	0
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C	0	0	134141813	3171	3171	259