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Assertions by Category
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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total923028
Severity 0923028


Summary for Assertions
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Uncovered60.65
Success91799.35
Failure00.00
Incomplete40.43
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number28100.00
Uncovered932.14
All Matches1967.86
First Matches1967.86


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.u_tlul_lc_gate_sba.u_state_regs_A 00801346628008762900
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0024324300
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0024324300

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A 0080134662800855650729
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A 0080134662800855650729
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A 0080134662800855650729
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A 0080134662800855650729


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 00165728994000
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C 00165728994000
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C 00165728994000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C 00165728994000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C 00165728994000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C 00165728994000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C 00165728994000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C 00165728994000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C 00165728994000

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C 0016572899417136171360
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 001657289947907900
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 001657289948408400
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 001657289943793790
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001657289942962960
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 001657289942852850
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 001657289942512510
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0016572899434467344670
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C 0016572899466941669410
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C 001657289949526895268122
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 0016572899459590
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 00165728994220
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 00165728994220
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 00165728994110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00165728994110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00165728994220
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001657289942992990
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0016572899423892389285

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C 0016572899417136171360
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 001657289947907900
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 001657289948408400
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 001657289943793790
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001657289942962960
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 001657289942852850
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 001657289942512510
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0016572899434467344670
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C 0016572899466941669410
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C 001657289949526895268122
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 0016572899459590
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 00165728994220
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 00165728994110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00165728994110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00165728994220
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001657289942992990
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 001657289943763760
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0016572899423892389285

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