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Assertions by Category
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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total664020
Severity 0664020


Summary for Assertions
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Uncovered60.90
Success65899.10
Failure00.00
Incomplete30.45
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number20100.00
Uncovered00.00
All Matches20100.00
First Matches20100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.tlul_assert_device_regs.gen_device.addrSizeAlignedErr_A 0010490909899886800
tb.dut.tlul_assert_device_regs.gen_device.contigMask_M 0010490916453248800
tb.dut.tlul_assert_device_regs.gen_device.dDataKnown_A 0010490916451881400
tb.dut.tlul_assert_device_regs.gen_device.legalAOpcodeErr_A 00104909098911217800
tb.dut.tlul_assert_device_regs.gen_device.legalAParam_M 00104909164577259000
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tb.dut.tlul_assert_device_regs.gen_device.pendingReqPerSrc_M 00104909164577259000
tb.dut.tlul_assert_device_regs.gen_device.respMustHaveReq_A 00104909164576894600
tb.dut.tlul_assert_device_regs.gen_device.respOpcode_A 00104909164576894600
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tb.dut.u_tlul_adapter_sram.TlOutValidKnown_A 001036390775103628292000
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tb.dut.u_tlul_adapter_sram.adapterNoReadOrWrite 0089889800
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tb.dut.u_tlul_adapter_sram.u_rsp_gen.DataWidthCheck_A 0089889800
tb.dut.u_tlul_adapter_sram.u_rsp_gen.PayLoadWidthCheck 0089889800
tb.dut.u_tlul_adapter_sram.u_rspfifo.DataKnown_A 00103633049515199974400
tb.dut.u_tlul_adapter_sram.u_rspfifo.DepthKnown_A 001036330495103623473800
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tb.dut.u_tlul_adapter_sram.u_rspfifo.WreadyKnown_A 001036330495103623473800
tb.dut.u_tlul_adapter_sram.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 00103633049515199974400
tb.dut.u_tlul_adapter_sram.u_sram_byte.SramReadbackAndIntg 0089889800
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ByteAccessStateChange_A 001036390775715140500
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ReadCompleteStateChange_A 001036390775715140500
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ReadbackAccessAlwaysGranted_A 001036390775211862200
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ReadbackDataImmediatelyAvailable_A 001036390775300084500
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.TlulSramByteTlSize_A 001036390775103628292000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.NoPendingWriteAfterWrite_A 00103639077553384000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.WRCollisionDuringReadBack_A 001036390775513374000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DataKnown_A 0010363907752673111700
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DepthKnown_A 001036390775103628292000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.RvalidKnown_A 001036390775103628292000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.WreadyKnown_A 001036390775103628292000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 0010363907752673111700
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_A 00103639077531410848200
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DepthKnown_A 001036390775103628292000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.RvalidKnown_A 001036390775103628292000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A 001036390775103628292000
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth 00103639077531410848200
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A 0010363907759361582600
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A 001036390775103628292000
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.RvalidKnown_A 001036390775103628292000
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A 001036390775103628292000
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 0010363907759361582600
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A 0089889800
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A 001036390775103628292000
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A 001036390775103628292000
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A 0089889800
tb.dut.u_tlul_lc_gate.u_state_regs_A 001036390775103628292000
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0089889800
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0089889800

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.gen_instr_ctrl.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A 001036390775103626877502694
tb.dut.gen_instr_ctrl.u_prim_mubi8_sync_otp_en_sram_ifetch.gen_flops.gen_no_stable_chks.OutputDelay_A 001036390775103626877502694
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A 001036390775103626877502694


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 0010490916459263069263060
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 0010490916454544774544772
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 0010490916454312174312172
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 0010490916451450591450592
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 0010490916452821342821342
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C 00104909164591920919202
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C 0010490916451891241891242
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C 00104909164511212516112125160
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C 00104909164529546244295462440
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C 0010490916457220339072203390688
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 0010490916455005000
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 00104909164595950
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 0010490916451191190
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 00104909164566660
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00104909164523230
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 00104909164575750
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00104909164561610
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001049091645143214320
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 001049091645342234220
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0010490916451837218372880

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 0010490916459263069263060
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 0010490916454544774544772
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 0010490916454312174312172
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 0010490916451450591450592
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 0010490916452821342821342
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