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Assertions by Category
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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total658020
Severity 0658020


Summary for Assertions
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Uncovered60.91
Success65299.09
Failure00.00
Incomplete10.15
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number20100.00
Uncovered00.00
All Matches20100.00
First Matches20100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
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tb.dut.tlul_assert_device_regs.gen_device.contigMask_M 002932317222818800
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tb.dut.tlul_assert_device_regs.gen_device.legalAOpcodeErr_A 002932310758288100
tb.dut.tlul_assert_device_regs.gen_device.legalAParam_M 0029323172257734100
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tb.dut.tlul_assert_device_regs.gen_device.pendingReqPerSrc_M 0029323172257734100
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tb.dut.tlul_assert_device_regs.gen_device.respOpcode_A 0029323172256182500
tb.dut.tlul_assert_device_regs.gen_device.respSzEqReqSz_A 0029323172256182500
tb.dut.tlul_assert_device_regs.gen_device.sizeGTEMaskErr_A 002932310754140600
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tb.dut.tlul_assert_device_regs.p_dbw.TlDbw_A 001027102700
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tb.dut.u_prim_lc_sync.OutputsKnown_A 0029203474229190329300
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tb.dut.u_prim_ram_1p_scr.u_prim_ram_1p_adv.u_mem.gen_generic.u_impl_generic.DataBitsPerMaskCheck_A 0089389300
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tb.dut.u_tlul_adapter_sram.DataIntgOptions_A 0089389300
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tb.dut.u_tlul_adapter_sram.SramDwHasByteGranularity_A 0089389300
tb.dut.u_tlul_adapter_sram.SramDwIsMultipleOfTlulWidth_A 0089389300
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tb.dut.u_tlul_adapter_sram.adapterNoReadOrWrite 0089389300
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tb.dut.u_tlul_adapter_sram.rvalidHighReqFifoEmpty 002920347423437666000
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tb.dut.u_tlul_adapter_sram.u_err.dataWidthOnly32_A 0089389300
tb.dut.u_tlul_adapter_sram.u_reqfifo.DataKnown_A 0029203474212450791900
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tb.dut.u_tlul_adapter_sram.u_rsp_gen.PayLoadWidthCheck 0089389300
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tb.dut.u_tlul_adapter_sram.u_rspfifo.WreadyKnown_A 0029199217629187155500
tb.dut.u_tlul_adapter_sram.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002919921765516306200
tb.dut.u_tlul_adapter_sram.u_sram_byte.SramReadbackAndIntg 0089389300
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.ByteAccessStateChange_A 00292034742635587600
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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.TlulSramByteTlSize_A 0029203474229190329300
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.NoPendingWriteAfterWrite_A 002920347422134600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.gen_readback_logic.WRCollisionDuringReadBack_A 0029203474229730600
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DataKnown_A 002920347421585033100
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.DepthKnown_A 0029203474229190329300
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.RvalidKnown_A 0029203474229190329300
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.WreadyKnown_A 0029203474229190329300
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo.gen_normal_fifo.depthShallNotExceedParamDepth 002920347421585033100
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DataKnown_A 0029203474213056648900
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.DepthKnown_A 0029203474229190329300
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tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.WreadyKnown_A 0029203474229190329300
tb.dut.u_tlul_adapter_sram.u_sram_byte.gen_integ_handling.u_sync_fifo_a_size.gen_normal_fifo.depthShallNotExceedParamDepth 0029203474213056648900
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DataKnown_A 002920347423437666000
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.DepthKnown_A 0029203474229190329300
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tb.dut.u_tlul_adapter_sram.u_sramreqfifo.WreadyKnown_A 0029203474229190329300
tb.dut.u_tlul_adapter_sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 002920347423437666000
tb.dut.u_tlul_lc_gate.u_err_en_sync.NumCopiesMustBeGreaterZero_A 0089389300
tb.dut.u_tlul_lc_gate.u_err_en_sync.OutputsKnown_A 0029203474229190329300
tb.dut.u_tlul_lc_gate.u_err_en_sync.gen_no_flops.OutputDelay_A 0029203474229190329300
tb.dut.u_tlul_lc_gate.u_state_regs.AssertConnected_A 0089389300
tb.dut.u_tlul_lc_gate.u_state_regs_A 0029203474229190329300
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0089389300
tb.dut.u_tlul_lc_gate.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0089389300

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_prim_lc_sync.gen_flops.OutputDelay_A 0029203474229188963202679


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 002932317226700276700270
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 002932317222219542219543
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 002932317222214142214143
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 0029323172240361403613
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 002932317221380781380783
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C 0029323172221127211273
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C 002932317221028961028963
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C 0029323172212024637120246370
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C 0029323172228207141282071410
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C 002932317221584354215843542683
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 002932317222692690
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 0029323172278782
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 002932317221021022
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 0029323172250502
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 0029323172221212
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 0029323172266662
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 0029323172243432
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 00293231722161016100
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 00293231722332533250
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 002932317221464514645867

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_ram.gen_device_cov.aValidNotAccepted_C 002932317226700276700270
tb.dut.tlul_assert_device_ram.gen_device_cov.a_addressChangedNotAccepted_C 002932317222219542219543
tb.dut.tlul_assert_device_ram.gen_device_cov.a_dataChangedNotAccepted_C 002932317222214142214143
tb.dut.tlul_assert_device_ram.gen_device_cov.a_maskChangedNotAccepted_C 0029323172240361403613
tb.dut.tlul_assert_device_ram.gen_device_cov.a_opcodeChangedNotAccepted_C 002932317221380781380783
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sizeChangedNotAccepted_C 0029323172221127211273
tb.dut.tlul_assert_device_ram.gen_device_cov.a_sourceChangedNotAccepted_C 002932317221028961028963
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReqWithSameAddr_C 0029323172212024637120246370
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bReq_C 0029323172228207141282071410
tb.dut.tlul_assert_device_ram.gen_device_cov.b2bSameSource_C 002932317221584354215843542683
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 002932317222692690
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 0029323172278782
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 002932317221021022
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 0029323172250502
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 0029323172221212
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 0029323172266662
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 0029323172243432
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 00293231722161016100
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 00293231722332533250
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 002932317221464514645867

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