Summary for Cross cross_combo3

Samples crossed: cp_combo3_h2l cp_key0_in_sel cp_key1_in_sel cp_key2_in_sel cp_pwrb_in_sel cp_ac_present_sel cp_interrupt
CATEGORY   EXPECTED   UNCOVERED   COVERED   PERCENT   MISSING   
TOTAL 96 29 67 69.79 29
Automatically Generated Cross Bins 96 29 67 69.79 29
User Defined Cross Bins 0 0 0


Automatically Generated Cross Bins for cross_combo3

Element holes
cp_combo3_h2l   cp_key0_in_sel   cp_key1_in_sel   cp_key2_in_sel   cp_pwrb_in_sel   cp_ac_present_sel   cp_interrupt   COUNT   AT LEAST   NUMBER   STATUS   
[auto[1]] [auto[0]] [auto[0]] * * * [auto[1]] -- -- 8
[auto[1]] [auto[0]] [auto[1]] [auto[0]] [auto[0]] * [auto[1]] -- -- 2
[auto[1]] [auto[0]] [auto[1]] [auto[1]] [auto[1]] * [auto[1]] -- -- 2
[auto[1]] [auto[1]] [auto[0]] * * * [auto[1]] -- -- 8
[auto[1]] [auto[1]] [auto[1]] [auto[0]] * * [auto[1]] -- -- 4
[auto[1]] [auto[1]] [auto[1]] [auto[1]] [auto[0]] * [auto[1]] -- -- 2


Uncovered bins
cp_combo3_h2l   cp_key0_in_sel   cp_key1_in_sel   cp_key2_in_sel   cp_pwrb_in_sel   cp_ac_present_sel   cp_interrupt   COUNT   AT LEAST   NUMBER   STATUS   
[auto[1]] [auto[0]] [auto[1]] [auto[0]] [auto[1]] [auto[1]] [auto[1]] 0 1 1
[auto[1]] [auto[0]] [auto[1]] [auto[1]] [auto[0]] [auto[1]] [auto[1]] 0 1 1
[auto[1]] [auto[1]] [auto[1]] [auto[1]] [auto[1]] [auto[0]] [auto[1]] 0 1 1


Covered bins
cp_combo3_h2l   cp_key0_in_sel   cp_key1_in_sel   cp_key2_in_sel   cp_pwrb_in_sel   cp_ac_present_sel   cp_interrupt   COUNT   AT LEAST   STATUS   TEST   COUNT   TEST   COUNT   TEST   COUNT   
auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] 74 1 T32 1 T40 1 T174 1
auto[0] auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] 28 1 T42 3 T185 1 T136 1
auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] 60 1 T6 1 T30 1 T40 1
auto[0] auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] 14 1 T42 1 T361 1 T136 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] 59 1 T6 1 T11 1 T32 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] 12 1 T42 1 T410 1 T140 2
auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] 53 1 T11 2 T32 1 T174 1
auto[0] auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] 25 1 T41 2 T92 1 T361 1
auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] 54 1 T11 1 T121 1 T251 3
auto[0] auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] 17 1 T43 1 T361 2 T185 1
auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] 61 1 T6 2 T11 4 T32 2
auto[0] auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] 17 1 T41 1 T185 2 T407 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] 46 1 T11 2 T40 1 T88 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] 23 1 T43 2 T361 2 T185 1
auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] 73 1 T11 13 T30 1 T40 4
auto[0] auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] 39 1 T11 9 T40 4 T42 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] 58 1 T40 1 T174 1 T121 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] 16 1 T41 1 T136 3 T410 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] 37 1 T32 1 T174 2 T178 1
auto[0] auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] 17 1 T41 1 T43 1 T185 1
auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] 61 1 T6 1 T174 1 T121 1
auto[0] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 33 1 T361 3 T185 1 T136 2
auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] 51 1 T6 1 T174 2 T178 2
auto[0] auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] 30 1 T42 1 T185 1 T140 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] 66 1 T32 1 T88 1 T174 2
auto[0] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 27 1 T43 1 T136 3 T407 1
auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] 45 1 T318 1 T352 1 T139 3
auto[0] auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] 20 1 T41 1 T43 1 T361 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] 46 1 T6 1 T32 1 T40 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] 34 1 T42 4 T41 1 T124 2
auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] 76 1 T6 2 T30 1 T40 1
auto[0] auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] 62 1 T30 9 T42 1 T41 1
auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[0] 64 1 T6 1 T32 1 T41 1
auto[0] auto[1] auto[0] auto[0] auto[0] auto[0] auto[1] 17 1 T41 1 T43 1 T361 1
auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[0] 68 1 T6 1 T40 1 T251 2
auto[0] auto[1] auto[0] auto[0] auto[0] auto[1] auto[1] 16 1 T361 1 T410 1 T274 3
auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[0] 56 1 T40 1 T251 1 T124 1
auto[0] auto[1] auto[0] auto[0] auto[1] auto[0] auto[1] 16 1 T43 1 T361 1 T140 1
auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[0] 71 1 T40 1 T178 2 T121 1
auto[0] auto[1] auto[0] auto[0] auto[1] auto[1] auto[1] 35 1 T40 5 T361 1 T185 1
auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[0] 58 1 T6 1 T88 2 T174 2
auto[0] auto[1] auto[0] auto[1] auto[0] auto[0] auto[1] 20 1 T42 2 T41 3 T136 1
auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] 54 1 T6 1 T174 2 T121 1
auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] auto[1] 28 1 T185 1 T410 2 T140 1
auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] 40 1 T178 1 T121 1 T251 2
auto[0] auto[1] auto[0] auto[1] auto[1] auto[0] auto[1] 35 1 T42 1 T41 1 T185 1
auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[0] 40 1 T6 1 T251 1 T137 1
auto[0] auto[1] auto[0] auto[1] auto[1] auto[1] auto[1] 18 1 T43 1 T361 1 T185 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[0] 68 1 T32 1 T88 2 T174 1
auto[0] auto[1] auto[1] auto[0] auto[0] auto[0] auto[1] 30 1 T42 1 T41 1 T43 3
auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[0] 55 1 T6 2 T174 1 T251 2
auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] auto[1] 20 1 T42 1 T92 1 T136 3
auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[0] 64 1 T6 1 T88 1 T174 2
auto[0] auto[1] auto[1] auto[0] auto[1] auto[0] auto[1] 30 1 T407 1 T274 1 T301 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[0] 108 1 T40 3 T42 1 T121 1
auto[0] auto[1] auto[1] auto[0] auto[1] auto[1] auto[1] 74 1 T40 5 T41 1 T43 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[0] 51 1 T6 1 T88 1 T251 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[0] auto[1] 35 1 T42 1 T41 2 T43 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[0] 79 1 T6 1 T178 2 T318 1
auto[0] auto[1] auto[1] auto[1] auto[0] auto[1] auto[1] 62 1 T42 1 T41 1 T43 1
auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[0] 67 1 T6 1 T88 14 T178 1
auto[0] auto[1] auto[1] auto[1] auto[1] auto[0] auto[1] 37 1 T41 1 T43 1 T124 11
auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[0] 188 1 T6 8 T32 4 T41 4
auto[0] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 95 1 T361 2 T185 3 T410 7
auto[1] auto[0] auto[1] auto[0] auto[1] auto[0] auto[1] 1 1 T425 1 - - - -
auto[1] auto[0] auto[1] auto[1] auto[0] auto[0] auto[1] 1 1 T426 1 - - - -
auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] auto[1] 15 1 T43 3 T361 2 T410 4


User Defined Cross Bins for cross_combo3

Excluded/Illegal bins
NAMECOUNTSTATUS
invalid0 0 Excluded