Assertions
dashboard | hierarchy | modlist | groups | tests | asserts

Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total478010
Category 0478010


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total478010
Severity 0478010


Summary for Assertions
NUMBERPERCENT
Total Number478100.00
Uncovered398.16
Success43991.84
Failure00.00
Incomplete10.21
Without Attempts81.67


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered00.00
All Matches10100.00
First Matches10100.00


Detail Report for Assertions

Assertions Uncovered:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.gen_no_stubbed_memory.u_memory_2p.i_prim_ram_2p_async_adv.u_mem.gen_generic.u_impl_generic.gen_wmask[0].MaskCheckPortA_A 0024391000
tb.dut.gen_no_stubbed_memory.u_memory_2p.i_prim_ram_2p_async_adv.u_mem.gen_generic.u_impl_generic.gen_wmask[0].MaskCheckPortB_A 0024391000
tb.dut.gen_no_stubbed_memory.u_memory_2p.i_prim_ram_2p_async_adv.u_mem.gen_generic.u_impl_generic.gen_wmask[1].MaskCheckPortA_A 0024391000
tb.dut.gen_no_stubbed_memory.u_memory_2p.i_prim_ram_2p_async_adv.u_mem.gen_generic.u_impl_generic.gen_wmask[1].MaskCheckPortB_A 0024391000
tb.dut.gen_no_stubbed_memory.u_memory_2p.i_prim_ram_2p_async_adv.u_mem.gen_generic.u_impl_generic.gen_wmask[2].MaskCheckPortA_A 0024391000
tb.dut.gen_no_stubbed_memory.u_memory_2p.i_prim_ram_2p_async_adv.u_mem.gen_generic.u_impl_generic.gen_wmask[2].MaskCheckPortB_A 0024391000
tb.dut.gen_no_stubbed_memory.u_memory_2p.i_prim_ram_2p_async_adv.u_mem.gen_generic.u_impl_generic.gen_wmask[3].MaskCheckPortA_A 0024391000
tb.dut.gen_no_stubbed_memory.u_memory_2p.i_prim_ram_2p_async_adv.u_mem.gen_generic.u_impl_generic.gen_wmask[3].MaskCheckPortB_A 0024391000
tb.dut.gen_no_stubbed_memory.u_tlul2sram.TlOutPayloadKnown_A 0024391000
tb.dut.gen_no_stubbed_memory.u_tlul2sram.rvalidHighReqFifoEmpty 0024391000
tb.dut.gen_no_stubbed_memory.u_tlul2sram.rvalidHighWhenRspFifoFull 0024391000
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_reqfifo.DataKnown_A 0024391000
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_reqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 0024391000
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_rspfifo.DataKnown_A 0024391000
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_rspfifo.gen_normal_fifo.depthShallNotExceedParamDepth 0024391000
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_sramreqfifo.DataKnown_A 0024391000
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_sramreqfifo.gen_normal_fifo.depthShallNotExceedParamDepth 0024391000
tb.dut.i_usbdev_iomux.i_mux_tx_d.gen_generic.u_impl_generic.selKnown0 003000
tb.dut.i_usbdev_iomux.i_mux_tx_d.gen_generic.u_impl_generic.selKnown1 000000
tb.dut.i_usbdev_iomux.i_mux_tx_dn.gen_generic.u_impl_generic.selKnown0 000000
tb.dut.i_usbdev_iomux.i_mux_tx_dn.gen_generic.u_impl_generic.selKnown1 000000
tb.dut.i_usbdev_iomux.i_mux_tx_dp.gen_generic.u_impl_generic.selKnown0 003000
tb.dut.i_usbdev_iomux.i_mux_tx_dp.gen_generic.u_impl_generic.selKnown1 000000
tb.dut.i_usbdev_iomux.i_mux_tx_oe.gen_generic.u_impl_generic.selKnown0 000000
tb.dut.i_usbdev_iomux.i_mux_tx_oe.gen_generic.u_impl_generic.selKnown1 000000
tb.dut.i_usbdev_iomux.i_mux_tx_se0.gen_generic.u_impl_generic.selKnown0 000000
tb.dut.i_usbdev_iomux.i_mux_tx_se0.gen_generic.u_impl_generic.selKnown1 000000
tb.dut.u_reg.u_wake_events_cdc.BusySrcReqChk_A 00724245000
tb.dut.u_reg.u_wake_events_cdc.SrcAckBusyChk_A 00724245000
tb.dut.u_reg.u_wake_events_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A 0020924700149
tb.dut.u_reg.u_wake_events_cdc.u_arb.gen_wr_req.HwIdSelCheck_A 00209247000
tb.dut.u_reg.u_wake_events_cdc.u_arb.gen_wr_req.u_dst_update_sync.SyncReqAckAckNeedsReq 00724245000
tb.dut.u_reg.u_wake_events_cdc.u_arb.gen_wr_req.u_dst_update_sync.SyncReqAckHoldReq 00209247000
tb.dut.u_reg.u_wake_events_cdc.u_src_to_dst_req.DstPulseCheck_A 00209247000
tb.dut.u_reg.u_wake_events_cdc.u_src_to_dst_req.SrcPulseCheck_M 00724245000
tb.dut.usbdev_avfifo.DataKnown_A 0024391000
tb.dut.usbdev_avfifo.gen_normal_fifo.depthShallNotExceedParamDepth 0024391000
tb.dut.usbdev_rxfifo.DataKnown_A 0024391000
tb.dut.usbdev_rxfifo.gen_normal_fifo.depthShallNotExceedParamDepth 0024391000

Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.AlertsKnown_A 00243912200300
tb.dut.CIODnEnKnown_A 00243912200300
tb.dut.CIODnKnown_A 00243912200300
tb.dut.CIODpEnKnown_A 00243912200300
tb.dut.CIODpKnown_A 00243912200300
tb.dut.FpvSecCmRegWeOnehotCheck_A 00243913000
tb.dut.TlOAReadyKnown_A 00243912200300
tb.dut.TlODValidKnown_A 00243912200300
tb.dut.USBAonSuspendReqKnown_A 00243912200300
tb.dut.USBAonWakeAckKnown_A 00243912200300
tb.dut.USBDnPUKnown_A 00243912200300
tb.dut.USBDpPUKnown_A 00243912200300
tb.dut.USBIntrAvEmptyKnown_A 00243912200300
tb.dut.USBIntrAvOverKnown_A 00243912200300
tb.dut.USBIntrDisConKnown_A 00243912200300
tb.dut.USBIntrFrameKnown_A 00243912200300
tb.dut.USBIntrHostLostKnown_A 00243912200300
tb.dut.USBIntrLinkInErrKnown_A 00243912200300
tb.dut.USBIntrLinkOutErrKnown_A 00243912200300
tb.dut.USBIntrLinkResKnown_A 00243912200300
tb.dut.USBIntrLinkRstKnown_A 00243912200300
tb.dut.USBIntrLinkSusKnown_A 00243912200300
tb.dut.USBIntrPktRcvdKnown_A 00243912200300
tb.dut.USBIntrPktSentKnown_A 00243912200300
tb.dut.USBIntrPwrdKnown_A 00243912200300
tb.dut.USBIntrRxBitstuffErrKnown_A 00243912200300
tb.dut.USBIntrRxCrCErrKnown_A 00243912200300
tb.dut.USBIntrRxFullKnown_A 00243912200300
tb.dut.USBIntrRxPidErrKnown_A 00243912200300
tb.dut.USBRefPulseKnown_A 00243912200300
tb.dut.USBRefValKnown_A 00243912200300
tb.dut.USBRxEnableKnown_A 00243912200300
tb.dut.USBTxDKnown_A 00243912200300
tb.dut.USBTxSe0Known_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_memory_2p.i_prim_ram_2p_async_adv.CannotHaveEccAndParity_A 003300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.AddrOutKnown_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.DataIntgOptions_A 003300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.ReqOutKnown_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.SramDwHasByteGranularity_A 003300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.SramDwIsMultipleOfTlulWidth_A 003300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.TlOutKnown_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.TlOutPayloadKnown_AKnownEnable 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.WdataOutKnown_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.WeOutKnown_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.WmaskOutKnown_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.adapterNoReadOrWrite 003300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_err.dataWidthOnly32_A 003300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_reqfifo.DepthKnown_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_reqfifo.RvalidKnown_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_reqfifo.WreadyKnown_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_rsp_gen.DataWidthCheck_A 003300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_rsp_gen.PayLoadWidthCheck 003300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_rspfifo.DepthKnown_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_rspfifo.RvalidKnown_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_rspfifo.WreadyKnown_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_sramreqfifo.DepthKnown_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_sramreqfifo.RvalidKnown_A 00243912200300
tb.dut.gen_no_stubbed_memory.u_tlul2sram.u_sramreqfifo.WreadyKnown_A 00243912200300
tb.dut.intr_av_empty.IntrTKind_A 003300
tb.dut.intr_av_overflow.IntrTKind_A 003300
tb.dut.intr_disconnected.IntrTKind_A 003300
tb.dut.intr_frame.IntrTKind_A 003300
tb.dut.intr_host_lost.IntrTKind_A 003300
tb.dut.intr_hw_pkt_received.IntrTKind_A 003300
tb.dut.intr_hw_pkt_sent.IntrTKind_A 003300
tb.dut.intr_link_in_err.IntrTKind_A 003300
tb.dut.intr_link_out_err.IntrTKind_A 003300
tb.dut.intr_link_reset.IntrTKind_A 003300
tb.dut.intr_link_resume.IntrTKind_A 003300
tb.dut.intr_link_suspend.IntrTKind_A 003300
tb.dut.intr_powered.IntrTKind_A 003300
tb.dut.intr_rx_bitstuff_err.IntrTKind_A 003300
tb.dut.intr_rx_crc_err.IntrTKind_A 003300
tb.dut.intr_rx_full.IntrTKind_A 003300
tb.dut.intr_rx_pid_err.IntrTKind_A 003300
tb.dut.tlul_assert_device.aKnown_A 0072424519857100
tb.dut.tlul_assert_device.aKnown_AKnownEnable 0072424569715300
tb.dut.tlul_assert_device.aReadyKnown_A 0072424569715300
tb.dut.tlul_assert_device.dKnown_A 0072424519429400
tb.dut.tlul_assert_device.dKnown_AKnownEnable 0072424569715300
tb.dut.tlul_assert_device.dReadyKnown_A 0072424569715300
tb.dut.tlul_assert_device.gen_assert_final[0].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[100].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[101].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[102].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[103].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[104].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[105].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[106].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[107].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[108].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[109].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[10].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[110].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[111].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[112].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[113].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[114].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[115].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[116].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[117].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[118].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[119].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[11].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[120].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[121].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[122].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[123].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[124].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[125].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[126].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[127].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[128].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[129].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[12].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[130].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[131].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[132].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[133].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[134].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[135].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[136].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[137].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[138].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[139].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[13].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[140].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[141].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[142].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[143].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[144].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[145].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[146].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[147].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[148].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[149].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[14].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[150].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[151].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[152].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[153].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[154].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[155].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[156].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[157].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[158].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[159].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[15].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[160].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[161].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[162].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[163].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[164].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[165].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[166].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[167].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[168].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[169].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[16].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[170].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[171].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[172].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[173].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[174].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[175].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[176].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[177].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[178].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[179].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[17].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[180].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[181].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[182].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[183].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[184].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[185].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[186].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[187].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[188].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[189].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[18].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[190].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[191].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[192].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[193].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[194].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[195].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[196].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[197].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[198].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[199].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[19].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[1].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[200].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[201].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[202].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[203].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[204].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[205].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[206].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[207].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[208].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[209].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[20].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[210].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[211].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[212].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[213].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[214].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[215].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[216].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[217].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[218].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[219].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[21].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[220].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[221].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[222].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[223].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[224].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[225].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[226].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[227].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[228].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[229].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[22].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[230].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[231].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[232].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[233].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[234].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[235].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[236].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[237].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[238].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[239].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[23].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[240].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[241].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[242].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[243].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[244].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[245].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[246].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[247].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[248].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[249].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[24].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[250].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[251].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[252].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[253].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[254].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[255].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[25].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[26].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[27].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[28].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[29].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[2].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[30].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[31].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[32].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[33].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[34].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[35].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[36].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[37].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[38].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[39].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[3].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[40].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[41].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[42].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[43].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[44].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[45].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[46].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[47].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[48].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[49].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[4].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[50].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[51].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[52].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[53].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[54].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[55].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[56].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[57].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[58].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[59].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[5].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[60].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[61].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[62].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[63].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[64].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[65].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[66].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[67].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[68].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[69].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[6].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[70].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[71].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[72].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[73].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[74].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[75].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[76].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[77].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[78].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[79].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[7].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[80].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[81].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[82].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[83].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[84].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[85].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[86].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[87].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[88].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[89].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[8].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[90].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[91].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[92].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[93].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[94].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[95].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[96].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[97].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[98].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[99].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A 0014914900
tb.dut.tlul_assert_device.gen_device.aDataKnown_M 007242459022800
tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A 00724245498700
tb.dut.tlul_assert_device.gen_device.contigMask_M 007242457495400
tb.dut.tlul_assert_device.gen_device.dDataKnown_A 007242455339800
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A 00724245526400
tb.dut.tlul_assert_device.gen_device.legalAParam_M 0072424519857900
tb.dut.tlul_assert_device.gen_device.legalDParam_A 0072424519430100
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M 0072424519857900
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A 0072424519430100
tb.dut.tlul_assert_device.gen_device.respOpcode_A 0072424519430100
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A 0072424519430100
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A 00724245326300
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A 00724245287700
tb.dut.tlul_assert_device.p_dbw.TlDbw_A 0014914900
tb.dut.u_reg.en2addrHit 007242457684900
tb.dut.u_reg.reAfterRv 007242457684400
tb.dut.u_reg.rePulse 007242455120800
tb.dut.u_reg.u_chk.PayLoadWidthCheck 0014914900
tb.dut.u_reg.u_reg_if.AllowedLatency_A 0014914900
tb.dut.u_reg.u_reg_if.MatchedWidthAssert 0014914900
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A 0014914900
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A 0014914900
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck 0014914900
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A 0014914900
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck 0014914900
tb.dut.u_reg.u_socket.NotOverflowed_A 0011351711351700
tb.dut.u_reg.u_socket.fifo_h.reqfifo.DataKnown_A 0072424519857100
tb.dut.u_reg.u_socket.fifo_h.reqfifo.DepthKnown_A 0072424569715300
tb.dut.u_reg.u_socket.fifo_h.reqfifo.RvalidKnown_A 0072424569715300
tb.dut.u_reg.u_socket.fifo_h.reqfifo.WreadyKnown_A 0072424569715300
tb.dut.u_reg.u_socket.fifo_h.reqfifo.gen_passthru_fifo.paramCheckPass 0014914900
tb.dut.u_reg.u_socket.fifo_h.rspfifo.DataKnown_A 0072424519429400
tb.dut.u_reg.u_socket.fifo_h.rspfifo.DepthKnown_A 0072424569715300
tb.dut.u_reg.u_socket.fifo_h.rspfifo.RvalidKnown_A 0072424569715300
tb.dut.u_reg.u_socket.fifo_h.rspfifo.WreadyKnown_A 0072424569715300
tb.dut.u_reg.u_socket.fifo_h.rspfifo.gen_passthru_fifo.paramCheckPass 0014914900
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.reqfifo.DataKnown_A 007242452969500
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.reqfifo.DepthKnown_A 0072424569715300
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.reqfifo.RvalidKnown_A 0072424569715300
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.reqfifo.WreadyKnown_A 0072424569715300
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass 0014914900
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.rspfifo.DataKnown_A 007242454516300
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.rspfifo.DepthKnown_A 0072424569715300
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.rspfifo.RvalidKnown_A 0072424569715300
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.rspfifo.WreadyKnown_A 0072424569715300
tb.dut.u_reg.u_socket.gen_dfifo[0].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass 0014914900
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DataKnown_A 0072424515854900
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.DepthKnown_A 0072424569715300
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.RvalidKnown_A 0072424569715300
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.WreadyKnown_A 0072424569715300
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.reqfifo.gen_passthru_fifo.paramCheckPass 0014914900
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DataKnown_A 0072424514913100
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.DepthKnown_A 0072424569715300
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.RvalidKnown_A 0072424569715300
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.WreadyKnown_A 0072424569715300
tb.dut.u_reg.u_socket.gen_dfifo[1].fifo_d.rspfifo.gen_passthru_fifo.paramCheckPass 0014914900
tb.dut.u_reg.u_socket.maxN 0014914900
tb.dut.u_reg.u_wake_control_cdc.BusySrcReqChk_A 007242451279200
tb.dut.u_reg.u_wake_control_cdc.DstReqKnown_A 0020924718204900
tb.dut.u_reg.u_wake_control_cdc.SrcAckBusyChk_A 0072424568000
tb.dut.u_reg.u_wake_control_cdc.SrcBusyKnown_A 0072424569715300
tb.dut.u_reg.u_wake_control_cdc.u_arb.gen_passthru.u_dst_to_src_ack.DstPulseCheck_A 0072424568000
tb.dut.u_reg.u_wake_control_cdc.u_arb.gen_passthru.u_dst_to_src_ack.SrcPulseCheck_M 0020924768100
tb.dut.u_reg.u_wake_control_cdc.u_src_to_dst_req.DstPulseCheck_A 0020924768000
tb.dut.u_reg.u_wake_control_cdc.u_src_to_dst_req.SrcPulseCheck_M 0072424568100
tb.dut.u_reg.u_wake_events_cdc.DstReqKnown_A 0020924718204900
tb.dut.u_reg.u_wake_events_cdc.SrcBusyKnown_A 0072424569715300
tb.dut.u_reg.wePulse 007242452563600
tb.dut.usbdev_avfifo.DepthKnown_A 00243912200300
tb.dut.usbdev_avfifo.RvalidKnown_A 00243912200300
tb.dut.usbdev_avfifo.WreadyKnown_A 00243912200300
tb.dut.usbdev_csr_assert.TlulOOBAddrErr_A 007242451089300
tb.dut.usbdev_csr_assert.ep_in_enable_rd_A 0072424578600
tb.dut.usbdev_csr_assert.ep_out_enable_rd_A 0072424584300
tb.dut.usbdev_csr_assert.in_iso_rd_A 0072424585100
tb.dut.usbdev_csr_assert.intr_enable_rd_A 00724245131700
tb.dut.usbdev_csr_assert.out_iso_rd_A 0072424592500
tb.dut.usbdev_csr_assert.phy_config_rd_A 0072424555400
tb.dut.usbdev_csr_assert.phy_pins_drive_rd_A 0072424585400
tb.dut.usbdev_csr_assert.rxenable_setup_rd_A 0072424591800
tb.dut.usbdev_csr_assert.set_nak_out_rd_A 00724245104500
tb.dut.usbdev_impl.ParamAVFifoWidthValid 003300
tb.dut.usbdev_impl.ParamMaxPktSizeByteValid 003300
tb.dut.usbdev_impl.ParamNBufValid 003300
tb.dut.usbdev_impl.ParamNEndpointsValid 003300
tb.dut.usbdev_impl.ParamRXFifoWidthValid 003300
tb.dut.usbdev_impl.ParamSramAwValid 003300
tb.dut.usbdev_impl.u_usb_fs_nb_pe.NumOutEpsEqualsNumInEps_A 003300
tb.dut.usbdev_impl.u_usb_fs_nb_pe.ParamMaxPktSizeByteValid 003300
tb.dut.usbdev_impl.u_usb_fs_nb_pe.ParamNumEpsOutAndInEqual 003300
tb.dut.usbdev_impl.u_usb_fs_nb_pe.ParamNumInEpsValid 003300
tb.dut.usbdev_impl.u_usb_fs_nb_pe.ParamNumOutEpsValid 003300
tb.dut.usbdev_impl.u_usb_fs_nb_pe.u_usb_fs_nb_in_pe.InXactStateValid_A 00243912200300
tb.dut.usbdev_impl.u_usb_fs_nb_pe.u_usb_fs_nb_out_pe.OutXactStateValid_A 00243912200300
tb.dut.usbdev_impl.u_usb_fs_nb_pe.u_usb_fs_tx.OutStateValid_A 00243912200300
tb.dut.usbdev_impl.u_usb_fs_nb_pe.u_usb_fs_tx.StateValid_A 00243912200300
tb.dut.usbdev_impl.u_usbdev_linkstate.LincInacStateValid_A 00243912200300
tb.dut.usbdev_impl.u_usbdev_linkstate.LinkRstStateValid_A 00243912200300
tb.dut.usbdev_impl.u_usbdev_linkstate.LinkStateValid_A 00243912200300
tb.dut.usbdev_rxfifo.DepthKnown_A 00243912200300
tb.dut.usbdev_rxfifo.RvalidKnown_A 00243912200300
tb.dut.usbdev_rxfifo.WreadyKnown_A 00243912200300

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_reg.u_wake_events_cdc.u_arb.gen_wr_req.DstUpdateReqCheck_A 0020924700149

Assertions Without Attempts:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.i_usbdev_iomux.i_mux_tx_d.gen_generic.u_impl_generic.selKnown1 000000
tb.dut.i_usbdev_iomux.i_mux_tx_dn.gen_generic.u_impl_generic.selKnown0 000000
tb.dut.i_usbdev_iomux.i_mux_tx_dn.gen_generic.u_impl_generic.selKnown1 000000
tb.dut.i_usbdev_iomux.i_mux_tx_dp.gen_generic.u_impl_generic.selKnown1 000000
tb.dut.i_usbdev_iomux.i_mux_tx_oe.gen_generic.u_impl_generic.selKnown0 000000
tb.dut.i_usbdev_iomux.i_mux_tx_oe.gen_generic.u_impl_generic.selKnown1 000000
tb.dut.i_usbdev_iomux.i_mux_tx_se0.gen_generic.u_impl_generic.selKnown0 000000
tb.dut.i_usbdev_iomux.i_mux_tx_se0.gen_generic.u_impl_generic.selKnown1 000000


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 00724245197419740
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 007242455025021
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 007242456266261
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 007242454454451
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 007242453043041
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 007242453123121
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 007242452692691
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00724245523252320
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 0072424515828158280
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 007242452047620476130

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 00724245197419740
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 007242455025021
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 007242456266261
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 007242454454451
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 007242453043041
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 007242453123121
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 007242452692691
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00724245523252320
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 0072424515828158280
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 007242452047620476130

0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%