Design Module List
dashboard | hierarchy | modlist | groups | tests | asserts
Total Module Definition Coverage Summary 
SCORELINECONDTOGGLEFSMBRANCHASSERT
47.05 41.70 35.98 86.35 0.00 19.50 98.76


Total modules in report: 55
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
prim_fifo_sync_cnt 0.00 0.00 0.00 0.00
prim_fifo_sync_cnt 0.00 0.00
prim_fifo_sync_cnt ( parameter Depth=1,Secure=0,PtrW=1,DepthW=1,WrapPtrW=2 ) 0.00 0.00 0.00
prim_fifo_sync_cnt ( parameter Depth=4,Secure=0,PtrW=2,DepthW=3,WrapPtrW=3 ) 0.00 0.00 0.00
prim_fifo_sync_cnt ( parameter Depth=8,Secure=0,PtrW=3,DepthW=4,WrapPtrW=4 ) 0.00 0.00 0.00
prim_generic_clock_mux2 0.00 0.00 0.00
prim_generic_ram_1p 0.00 0.00 0.00
usb_fs_tx_mux 0.00 0.00 0.00 0.00
prim_edge_detector 0.00 0.00 0.00
usb_fs_rx 0.00 0.00 0.00 0.00
prim_onehot_check 0.00 0.00
usbdev_linkstate 0.00 0.00 0.00 0.00 0.00
usb_fs_tx 0.00 0.00 0.00 0.00 0.00
prim_filter 0.00 0.00 0.00 0.00
prim_intr_hw 0.00 0.00 0.00 0.00
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Event" ) 0.00 0.00 0.00 0.00
prim_intr_hw ( parameter Width=1,FlopOutput=1,IntrT="Status" ) 0.00 0.00 0.00 0.00
usbdev_usbif 0.00 0.00 0.00 0.00
usb_fs_nb_in_pe 0.00 0.00 0.00 0.00 0.00
usbdev_counter 0.00 0.00 0.00 0.00
usbdev_counter ( parameter NEndpoints=1,NEvents=4,Width=8,EpW=1 ) 0.00 0.00 0.00 0.00
usbdev_counter ( parameter NEndpoints=12,NEvents=1,Width=8,EpW=4 ) 0.00 0.00
usbdev_counter ( parameter NEndpoints=12,NEvents=3,Width=8,EpW=4 ) 0.00 0.00
usbdev_counter ( parameter NEndpoints=12,NEvents=4,Width=8,EpW=4 ) 0.00 0.00
usbdev_counter ( parameter NEndpoints=12,NEvents=4,Width=8,EpW=4 + NEndpoints=12,NEvents=3,Width=8,EpW=4 + NEndpoints=12,NEvents=1,Width=8,EpW=4 ) 0.00 0.00 0.00
usb_fs_nb_pe 0.00 0.00 0.00
usb_fs_nb_out_pe 0.00 0.00 0.00 0.00 0.00
tlul_adapter_sram 0.00 0.00 0.00 0.00
tlul_sram_byte 0.00 0.00
prim_ram_1p_adv 0.00 0.00 0.00
usbdev_iomux 0.00 0.00 0.00
usbdev 22.61 0.00 0.00 90.45 0.00
prim_sync_reqack 22.92 50.00 0.00 41.67 0.00
prim_fifo_sync 29.17 16.67 0.00 0.00 100.00
prim_fifo_sync 100.00 100.00
prim_fifo_sync ( parameter Width=108,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 + Width=65,Pass=1,Depth=0,OutputZeroIfEmpty=1,Secure=0,DepthW=1 ) 100.00 100.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 ) 0.00 0.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=8,OutputZeroIfEmpty=1,Secure=0,DepthW=4,gen_normal_fifo.PtrW=3 ) 0.00 0.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=8,OutputZeroIfEmpty=1,Secure=0,DepthW=4,gen_normal_fifo.PtrW=3 + Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 ) 0.00 0.00
prim_fifo_sync ( parameter Width=17,Pass=0,Depth=8,OutputZeroIfEmpty=1,Secure=0,DepthW=4,gen_normal_fifo.PtrW=3 + Width=17,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 + Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 ) 0.00 0.00
prim_fifo_sync ( parameter Width=40,Pass=1,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 ) 0.00 0.00 0.00 0.00
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=1,OutputZeroIfEmpty=1,Secure=0,DepthW=1,gen_normal_fifo.PtrW=1 ) 0.00 0.00 0.00
prim_fifo_sync ( parameter Width=5,Pass=0,Depth=4,OutputZeroIfEmpty=0,Secure=0,DepthW=3,gen_normal_fifo.PtrW=2 + Width=5,Pass=0,Depth=8,OutputZeroIfEmpty=0,Secure=0,DepthW=4,gen_normal_fifo.PtrW=3 ) 0.00 0.00 0.00 0.00
prim_reg_cdc_arb 32.73 35.67 60.47 34.78 0.00
prim_reg_cdc_arb 17.39 34.78 0.00
prim_reg_cdc_arb ( parameter DataWidth=11,ResetVal=0,DstWrReq=1 ) 29.47 38.00 20.93
prim_reg_cdc_arb ( parameter DataWidth=2,ResetVal=0,DstWrReq=0 ) 66.67 33.33 100.00
tlul_assert 33.33 0.00 0.00 100.00
tlul_rsp_intg_gen 91.67 83.33 100.00
tlul_rsp_intg_gen 100.00 100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 ) 66.67 66.67
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 ) 100.00 100.00
prim_reg_cdc 92.86 100.00 71.43 100.00 100.00
prim_subreg_arb 93.25 83.33 96.43 100.00
prim_subreg_arb 100.00 100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 ) 85.71 85.71
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 + DW=7,SwAccess=0,Mubi=0 + DW=5,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 ) 50.00 50.00
prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 ) 100.00 100.00 100.00
prim_subreg_arb ( parameter DW=5,SwAccess=0,Mubi=0 ) 100.00 100.00
prim_subreg_arb ( parameter DW=7,SwAccess=0,Mubi=0 ) 100.00 100.00
tlul_socket_1n 97.67 98.21 97.73 94.74 100.00
usbdev_reg_top 98.95 98.53 97.27 100.00 100.00
tlul_adapter_reg 98.98 100.00 95.92 100.00 100.00
tlul_data_integ_dec 100.00 100.00
tlul_cmd_intg_chk 100.00 100.00 100.00
prim_alert_sender 100.00 100.00
tlul_fifo_sync 100.00 100.00 100.00
prim_subreg 100.00 100.00 100.00 100.00
prim_subreg 100.00 100.00 100.00
prim_subreg ( parameter DW=1,SwAccess=1,RESVAL=0,Mubi=0 + DW=1,SwAccess=3,RESVAL=0,Mubi=0 + DW=1,SwAccess=0,RESVAL,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=5,SwAccess=0,RESVAL=0,Mubi=0 ) 100.00 100.00
prim_subreg ( parameter DW=7,SwAccess=0,RESVAL=0,Mubi=0 ) 100.00 100.00
prim_secded_inv_39_32_dec 100.00 100.00
prim_generic_buf 100.00 100.00
prim_pulse_sync 100.00 100.00 100.00 100.00 100.00
prim_subreg_ext 100.00 100.00
prim_secded_inv_39_32_enc 100.00 100.00
tlul_err 100.00 100.00 100.00 100.00 100.00
prim_secded_inv_64_57_enc 100.00 100.00
prim_secded_inv_64_57_dec 100.00 100.00
prim_generic_flop 100.00 100.00 100.00
usbdev_csr_assert_fpv 100.00 100.00
tlul_data_integ_enc
prim_reg_we_check
prim_clock_mux2
prim_buf
prim_generic_flop_2sync
prim_flop
prim_flop_2sync
tb
prim_ram_1p
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%