Design subhierarchy
dashboard | hierarchy | modlist | groups | tests | asserts

Go up
NAMESCORELINECONDTOGGLEFSMBRANCHASSERT
fifo_d 100.00 100.00 100.00 100.00 100.00
reqfifo 100.00 100.00 100.00
rspfifo 100.00 100.00 100.00
fifo_i 93.75 75.00 100.00 100.00 100.00
reqfifo 100.00 100.00 100.00
rspfifo 75.00 50.00 100.00
gen_alert_senders[0].u_alert_sender 100.00 100.00
gen_alert_senders[1].u_alert_sender 100.00 100.00
gen_alert_senders[2].u_alert_sender 100.00 100.00
gen_alert_senders[3].u_alert_sender 75.00 75.00
tl_adapter_host_d_ibex 91.79 95.35 81.82 90.00 100.00
u_cmd_intg_gen 100.00 100.00 100.00
u_cmd_gen 100.00 100.00
u_rsp_chk 93.33 100.00 80.00 100.00
tl_adapter_host_i_ibex 87.90 90.48 72.22 88.89 100.00
u_cmd_intg_gen 94.12 88.24 100.00
u_cmd_gen 100.00 100.00
u_rsp_chk 93.33 100.00 80.00 100.00
u_alert_nmi_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_core 96.63 96.63
u_core_sleeping_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_dbus_trans 96.36 100.00 92.59 100.00 92.86
u_sel_region 94.88 100.00 86.67 100.00 92.86
u_edn_if 89.08 100.00 86.44 94.87 75.00
u_prim_packer_fifo 68.93 100.00 90.00 85.71 0.00
u_prim_sync_reqack_data 91.67 100.00 66.67 100.00 100.00
u_prim_sync_reqack 91.67 100.00 66.67 100.00 100.00
gen_nrz_hs_protocol.ack_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_nrz_hs_protocol.req_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_ibus_trans 96.36 100.00 92.59 100.00 92.86
u_sel_region 94.88 100.00 86.67 100.00 92.86
u_intr_timer_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_lc_sync 100.00 100.00 100.00 100.00
gen_buffs[0].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.u_prim_flop_2sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_prim_buf_irq 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_prim_esc_receiver 100.00 100.00
u_prim_lc_sender 100.00 100.00 100.00
gen_flops.u_prim_flop 100.00 100.00 100.00
u_secure_anchor_flop 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_prim_sync_reqack_data 91.67 100.00 66.67 100.00 100.00
u_prim_sync_reqack 91.67 100.00 66.67 100.00 100.00
gen_nrz_hs_protocol.ack_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
gen_nrz_hs_protocol.req_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_pwrmgr_sync 100.00 100.00 100.00 100.00
gen_buffs[0].gen_bits[0].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[1].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[2].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_buffs[0].gen_bits[3].u_prim_buf 100.00 100.00
u_secure_anchor_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
gen_flops.u_prim_flop_2sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_reg_cfg 93.19 96.39 79.74 96.64 100.00
u_alert_test_fatal_hw_err 100.00 100.00
u_alert_test_fatal_sw_err 100.00 100.00
u_alert_test_recov_hw_err 100.00 100.00
u_alert_test_recov_sw_err 100.00 100.00
u_chk 100.00 100.00 100.00
u_tlul_data_integ_dec 100.00 100.00
u_dbus_addr_en_0 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_dbus_addr_en_1 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_dbus_addr_matching_0 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_dbus_addr_matching_1 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_dbus_regwen_0 89.63 88.89 80.00 100.00
wr_en_data_arb 87.50 100.00 75.00
u_dbus_regwen_1 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
u_dbus_remap_addr_0 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_dbus_remap_addr_1 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_err_status_fatal_core_err 97.22 100.00 91.67 100.00
wr_en_data_arb 95.00 100.00 90.00
u_err_status_fatal_intg_err 97.22 100.00 91.67 100.00
wr_en_data_arb 95.00 100.00 90.00
u_err_status_recov_core_err 93.52 88.89 91.67 100.00
wr_en_data_arb 95.00 100.00 90.00
u_err_status_reg_intg_err 97.22 100.00 91.67 100.00
wr_en_data_arb 95.00 100.00 90.00
u_fpga_info 33.33 33.33
u_ibus_addr_en_0 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_ibus_addr_en_1 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_ibus_addr_matching_0 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_ibus_addr_matching_1 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_ibus_regwen_0 89.63 88.89 80.00 100.00
wr_en_data_arb 87.50 100.00 75.00
u_ibus_regwen_1 89.63 88.89 80.00 100.00
wr_en_data_arb 87.50 100.00 75.00
u_ibus_remap_addr_0 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_ibus_remap_addr_1 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_nmi_enable_alert_en 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
u_nmi_enable_wdog_en 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
u_nmi_state_alert 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
u_nmi_state_wdog 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
u_prim_reg_we_check 100.00 100.00
u_prim_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_reg_if 80.35 85.71 62.96 72.73 100.00
u_err 63.09 73.08 54.29 25.00 100.00
u_rsp_intg_gen 83.33 66.67 100.00
u_rnd_data 100.00 100.00
u_rnd_status_rnd_data_fips 100.00 100.00
u_rnd_status_rnd_data_valid 100.00 100.00
u_rsp_intg_gen 100.00 100.00 100.00
gen_data_intg.u_tlul_data_integ_enc 100.00 100.00
u_data_gen 100.00 100.00
gen_rsp_intg.u_rsp_gen 100.00 100.00
u_socket 94.76 93.75 89.29 96.00 100.00
fifo_h 100.00 100.00 100.00 100.00 100.00
reqfifo 100.00 100.00 100.00
rspfifo 100.00 100.00 100.00
gen_dfifo[0].fifo_d 100.00 100.00 100.00 100.00 100.00
reqfifo 100.00 100.00 100.00
rspfifo 100.00 100.00 100.00
gen_dfifo[1].fifo_d 100.00 100.00 100.00 100.00 100.00
reqfifo 100.00 100.00 100.00
rspfifo 100.00 100.00 100.00
u_sw_fatal_err 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00
u_sw_recov_err 100.00 100.00 100.00 100.00
wr_en_data_arb 100.00 100.00 100.00 100.00
u_sim_win_rsp 80.88 77.55 68.18 77.78 100.00
u_intg_gen 80.43 60.87 100.00
gen_data_intg.u_tlul_data_integ_enc 0.00 0.00
u_data_gen 0.00 0.00
gen_rsp_intg.u_rsp_gen 100.00 100.00
u_tlul_req_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_tlul_rsp_buf 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00
u_wdog_nmi_sync 100.00 100.00 100.00
u_sync_1 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
u_sync_2 100.00 100.00 100.00
gen_generic.u_impl_generic 100.00 100.00 100.00
0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%