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Detail Report for Assertions

Assertions Success:

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tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	15051909	14653182	0	2478
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputIfUnstable_A	0	0	15051909	21251	0	0
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckAckNeedsReq	0	0	14355897	1630513	0	0
tb.dut.u_fsm.AlwaysOnIndex_A	0	0	926	926	0	0
tb.dut.u_fsm.u_state_regs.AssertConnected_A	0	0	926	926	0	0
tb.dut.u_fsm.u_state_regs_A	0	0	18447268	18060426	0	0
tb.dut.u_prim_lc_sync_dft_en.NumCopiesMustBeGreaterZero_A	0	0	926	926	0	0
tb.dut.u_prim_lc_sync_dft_en.OutputsKnown_A	0	0	18447268	18060426	0	0
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	18447268	18044922	0	2778
tb.dut.u_prim_lc_sync_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	926	926	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.OutputsKnown_A	0	0	18447268	18060426	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	18447268	18044922	0	2778
tb.dut.u_reg.en2addrHit	0	0	18969763	652473	0	0
tb.dut.u_reg.reAfterRv	0	0	18969763	652445	0	0
tb.dut.u_reg.rePulse	0	0	18969763	424536	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1091	1091	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1091	1091	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1091	1091	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1091	1091	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1091	1091	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1091	1091	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1091	1091	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1091	1091	0	0
tb.dut.u_reg.wePulse	0	0	18969763	227909	0	0
tb.dut.u_slow_fsm.IntRstReq_A	0	0	635457	625946	0	0
tb.dut.u_slow_fsm.u_state_regs.AssertConnected_A	0	0	926	926	0	0
tb.dut.u_slow_fsm.u_state_regs_A	0	0	3532422	3506520	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	15051909	14653182	0	2478
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	18447268	18044922	0	2778
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	18447268	18044922	0	2778

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckHoldReq	0	0	Excluded	[UNR] Input req_chk_i is tied to constant 0 and src_req_i to constant 1

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	18970422	347	347	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	18970422	114	114	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	18970422	124	124	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	18970422	82	82	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	18970422	21	21	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	18970422	73	73	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	18970422	53	53	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	18970422	1787	1787	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	18970422	3513	3513	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	18970422	179380	179380	1038

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	18970422	347	347	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	18970422	114	114	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	18970422	124	124	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	18970422	82	82	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	18970422	21	21	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	18970422	73	73	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	18970422	53	53	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	18970422	1787	1787	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	18970422	3513	3513	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	18970422	179380	179380	1038