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Detail Report for Assertions

Assertions Success:

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tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	21979823	21461497	0	2547
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputIfUnstable_A	0	0	21979823	31534	0	0
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckAckNeedsReq	0	0	19616580	2215534	0	0
tb.dut.u_fsm.AlwaysOnIndex_A	0	0	949	949	0	0
tb.dut.u_fsm.u_state_regs.AssertConnected_A	0	0	949	949	0	0
tb.dut.u_fsm.u_state_regs_A	0	0	25539198	25036664	0	0
tb.dut.u_prim_lc_sync_dft_en.NumCopiesMustBeGreaterZero_A	0	0	949	949	0	0
tb.dut.u_prim_lc_sync_dft_en.OutputsKnown_A	0	0	25539198	25036664	0	0
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	25539198	25016456	0	2847
tb.dut.u_prim_lc_sync_hw_debug_en.NumCopiesMustBeGreaterZero_A	0	0	949	949	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.OutputsKnown_A	0	0	25539198	25036664	0	0
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	25539198	25016456	0	2847
tb.dut.u_reg.en2addrHit	0	0	26036253	666474	0	0
tb.dut.u_reg.reAfterRv	0	0	26036253	666474	0	0
tb.dut.u_reg.rePulse	0	0	26036253	355803	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	1114	1114	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	1114	1114	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	1114	1114	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	1114	1114	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	1114	1114	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1114	1114	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	1114	1114	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	1114	1114	0	0
tb.dut.u_reg.wePulse	0	0	26036253	310671	0	0
tb.dut.u_slow_fsm.IntRstReq_A	0	0	660692	650555	0	0
tb.dut.u_slow_fsm.u_state_regs.AssertConnected_A	0	0	949	949	0	0
tb.dut.u_slow_fsm.u_state_regs_A	0	0	4337375	4303588	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	21979823	21461497	0	2547
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	25539198	25016456	0	2847
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	25539198	25016456	0	2847

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckHoldReq	0	0	Excluded	[UNR] Input req_chk_i is tied to constant 0 and src_req_i to constant 1

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	26036964	936	936	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	26036964	56	56	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	26036964	64	64	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	26036964	36	36	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	26036964	15	15	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	26036964	31	31	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	26036964	30	30	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	26036964	2808	2808	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	26036964	8791	8791	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	26036964	137004	137004	1048

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	26036964	936	936	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	26036964	56	56	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	26036964	64	64	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	26036964	36	36	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	26036964	15	15	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	26036964	31	31	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	26036964	30	30	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	26036964	2808	2808	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	26036964	8791	8791	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	26036964	137004	137004	1048