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Detail Report for Assertions

Assertions Success:

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tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	2206825	2040415	0	1710
tb.dut.u_reg.en2addrHit	0	0	2744661	59253	0	0
tb.dut.u_reg.reAfterRv	0	0	2744661	59251	0	0
tb.dut.u_reg.rePulse	0	0	2744661	31931	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	735	735	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	735	735	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	735	735	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	735	735	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	735	735	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	735	735	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	735	735	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	735	735	0	0
tb.dut.u_reg.wePulse	0	0	2744661	27320	0	0
tb.dut.u_slow_fsm.IntRstReq_A	0	0	205080	198170	0	0
tb.dut.u_slow_fsm.u_state_regs.AssertConnected_A	0	0	570	570	0	0
tb.dut.u_slow_fsm.u_state_regs_A	0	0	315021	304386	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.u_cdc.u_sync_rom_ctrl.gen_flops.gen_stable_chks.OutputDelay_A	0	0	2206825	2040415	0	1710
tb.dut.u_prim_lc_sync_dft_en.gen_flops.OutputDelay_A	0	0	2206825	2040415	0	1710
tb.dut.u_prim_lc_sync_hw_debug_en.gen_flops.OutputDelay_A	0	0	2206825	2040415	0	1710

Assertions Excluded:

ASSERTIONS	CATEGORY	SEVERITY	EXCLUSION	EXCLUDE ANNOTATION	SRC
tb.dut.u_esc_timeout.u_ref_timeout.SyncReqAckHoldReq	0	0	Excluded	[UNR] Input req_chk_i is tied to constant 0 and src_req_i to constant 1

---

Detail Report for Cover Sequences

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2745117	575	575	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2745117	85	85	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2745117	90	90	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2745117	66	66	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2745117	11	11	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2745117	65	65	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2745117	35	35	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2745117	1026	1026	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2745117	3219	3219	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2745117	24166	24166	715

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	2745117	575	575	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	2745117	85	85	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	2745117	90	90	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	2745117	66	66	0
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	2745117	11	11	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	2745117	65	65	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	2745117	35	35	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	2745117	1026	1026	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	2745117	3219	3219	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	2745117	24166	24166	715