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Detail Report for Assertions

Assertions Uncovered:

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tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.RoundRobin_A	0	0	209958707	0	0	564

Assertions Success:

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tb.dut.u_edn_core.gen_ep_blk[0].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A	0	0	209958707	184814580	0	0
tb.dut.u_edn_core.gen_ep_blk[1].u_edn_ack_sm_ep.AckSmErrorStStable_A	0	0	209958707	136825	0	0
tb.dut.u_edn_core.gen_ep_blk[1].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A	0	0	209958707	137875	0	0
tb.dut.u_edn_core.gen_ep_blk[1].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A	0	0	564	564	0	0
tb.dut.u_edn_core.gen_ep_blk[1].u_edn_ack_sm_ep.u_state_regs_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.gen_ep_blk[2].u_edn_ack_sm_ep.AckSmErrorStStable_A	0	0	209958707	136825	0	0
tb.dut.u_edn_core.gen_ep_blk[2].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A	0	0	209958707	137875	0	0
tb.dut.u_edn_core.gen_ep_blk[2].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A	0	0	564	564	0	0
tb.dut.u_edn_core.gen_ep_blk[2].u_edn_ack_sm_ep.u_state_regs_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.gen_ep_blk[3].u_edn_ack_sm_ep.AckSmErrorStStable_A	0	0	209958707	136825	0	0
tb.dut.u_edn_core.gen_ep_blk[3].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A	0	0	209958707	137875	0	0
tb.dut.u_edn_core.gen_ep_blk[3].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A	0	0	564	564	0	0
tb.dut.u_edn_core.gen_ep_blk[3].u_edn_ack_sm_ep.u_state_regs_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.gen_ep_blk[4].u_edn_ack_sm_ep.AckSmErrorStStable_A	0	0	209958707	136825	0	0
tb.dut.u_edn_core.gen_ep_blk[4].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A	0	0	209958707	137875	0	0
tb.dut.u_edn_core.gen_ep_blk[4].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A	0	0	564	564	0	0
tb.dut.u_edn_core.gen_ep_blk[4].u_edn_ack_sm_ep.u_state_regs_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.AckSmErrorStStable_A	0	0	209958707	136825	0	0
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A	0	0	209958707	137875	0	0
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A	0	0	564	564	0	0
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.u_state_regs_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.gen_ep_blk[5].u_prim_packer_fifo_ep.DataOStableWhenPending_A	0	0	209958707	36400	0	564
tb.dut.u_edn_core.gen_ep_blk[5].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A	0	0	209958707	36400	0	0
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tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A	0	0	564	564	0	0
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.u_state_regs_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.DataOStableWhenPending_A	0	0	209958707	49605	0	564
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A	0	0	209958707	49605	0	0
tb.dut.u_edn_core.u_edn_main_sm.ErrorStStable_A	0	0	209958707	136825	0	0
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tb.dut.u_edn_core.u_intr_hw_edn_cmd_req_done.IntrTKind_A	0	0	564	564	0	0
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tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.CheckHotOne_A	0	0	209958707	209795607	0	0
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tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.IdxKnown_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.IndexIsCorrect_A	0	0	209958707	2959	0	0
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tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ReqStaysHighUntilGranted0_M	0	0	209958707	113226	0	0
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tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	209958707	112181	0	0
tb.dut.u_edn_core.u_prim_fifo_sync_output.DataKnown_A	0	0	209958707	59244	0	0
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tb.dut.u_edn_core.u_prim_fifo_sync_output.WreadyKnown_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.u_prim_fifo_sync_output.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	209958707	59244	0	0
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.DataKnown_A	0	0	209827257	70800	0	0
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.DepthKnown_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.RvalidKnown_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.WreadyKnown_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.gen_normal_fifo.depthShallNotExceedParamDepth	0	0	209958707	108400	0	0
tb.dut.u_edn_core.u_prim_mubi4_sync_auto_req_mode.NumCopiesMustBeGreaterZero_A	0	0	564	564	0	0
tb.dut.u_edn_core.u_prim_mubi4_sync_auto_req_mode.OutputsKnown_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.u_prim_mubi4_sync_auto_req_mode.gen_no_flops.OutputDelay_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.NumCopiesMustBeGreaterZero_A	0	0	564	564	0	0
tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.OutputsKnown_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.gen_no_flops.OutputDelay_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.u_prim_mubi4_sync_cmd_fifo_rst.NumCopiesMustBeGreaterZero_A	0	0	564	564	0	0
tb.dut.u_edn_core.u_prim_mubi4_sync_cmd_fifo_rst.OutputsKnown_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.u_prim_mubi4_sync_cmd_fifo_rst.gen_no_flops.OutputDelay_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.NumCopiesMustBeGreaterZero_A	0	0	564	564	0	0
tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.OutputsKnown_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.gen_no_flops.OutputDelay_A	0	0	209958707	209795607	0	0
tb.dut.u_edn_core.u_prim_packer_fifo_cs.DataOStableWhenPending_A	0	0	209958707	63917	0	564
tb.dut.u_edn_core.u_prim_packer_fifo_cs.ValidOPairedWithReadyI_A	0	0	209958707	63917	0	0
tb.dut.u_reg.en2addrHit	0	0	210663577	877865	0	0
tb.dut.u_reg.reAfterRv	0	0	210663577	877865	0	0
tb.dut.u_reg.rePulse	0	0	210663577	350804	0	0
tb.dut.u_reg.u_chk.PayLoadWidthCheck	0	0	729	729	0	0
tb.dut.u_reg.u_reg_if.AllowedLatency_A	0	0	729	729	0	0
tb.dut.u_reg.u_reg_if.MatchedWidthAssert	0	0	729	729	0	0
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A	0	0	729	729	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A	0	0	729	729	0	0
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck	0	0	729	729	0	0
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A	0	0	729	729	0	0
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck	0	0	729	729	0	0
tb.dut.u_reg.wePulse	0	0	210663577	527061	0	0

Assertions Incomplete:

ASSERTIONS	CATEGORY	SEVERITY	ATTEMPTS	REAL SUCCESSES	FAILURES	INCOMPLETE	SRC
tb.dut.gen_edn_if_asserts[0].EdnDataStable_A	0	0	209958707	9830	0	160
tb.dut.u_edn_core.gen_ep_blk[0].u_prim_packer_fifo_ep.DataOStableWhenPending_A	0	0	209958707	184814580	0	564
tb.dut.u_edn_core.gen_ep_blk[1].u_prim_packer_fifo_ep.DataOStableWhenPending_A	0	0	209958707	0	0	564
tb.dut.u_edn_core.gen_ep_blk[2].u_prim_packer_fifo_ep.DataOStableWhenPending_A	0	0	209958707	0	0	564
tb.dut.u_edn_core.gen_ep_blk[3].u_prim_packer_fifo_ep.DataOStableWhenPending_A	0	0	209958707	0	0	564
tb.dut.u_edn_core.gen_ep_blk[4].u_prim_packer_fifo_ep.DataOStableWhenPending_A	0	0	209958707	0	0	564
tb.dut.u_edn_core.gen_ep_blk[5].u_prim_packer_fifo_ep.DataOStableWhenPending_A	0	0	209958707	36400	0	564
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.DataOStableWhenPending_A	0	0	209958707	49605	0	564
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.RoundRobin_A	0	0	209958707	0	0	564
tb.dut.u_edn_core.u_prim_packer_fifo_cs.DataOStableWhenPending_A	0	0	209958707	63917	0	564

---

Detail Report for Cover Sequences

Cover Sequences Uncovered:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C	0	0	210663577	0	0	0

Cover Sequences All Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	210663577	785	785	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	210663577	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	210663577	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	210663577	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	210663577	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	210663577	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	210663577	380	380	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	210663577	5760	5760	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	210663577	83541	83541	659

Cover Sequences First Matches:

COVER SEQUENCES	CATEGORY	SEVERITY	ATTEMPTS	ALL MATCHES	FIRST MATCHES	INCOMPLETE	SRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C	0	0	210663577	785	785	0
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C	0	0	210663577	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C	0	0	210663577	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C	0	0	210663577	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C	0	0	210663577	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C	0	0	210663577	5	5	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C	0	0	210663577	380	380	0
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C	0	0	210663577	5760	5760	0
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C	0	0	210663577	83541	83541	659