Total Module Definition Coverage Summary 

SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
97.26	99.51	93.16	96.82	95.45	98.85	99.74

Total modules in report: 38

---

NAME	SCORE	LINE	COND	TOGGLE	FSM	BRANCH	ASSERT
edn_cov_if	25.00	50.00	0.00
prim_count	85.40			85.40
prim_count ( parameter Width=32,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 )	70.79			70.79
prim_count ( parameter Width=5,ResetValue=0,EnableAlertTriggerSVA=1,PossibleActions=15,NumCnt=2 )	100.00			100.00
tlul_rsp_intg_gen	91.67	83.33					100.00
tlul_rsp_intg_gen	100.00						100.00
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=0,EnableDataIntgGen=0 )	66.67	66.67
tlul_rsp_intg_gen ( parameter EnableRspIntgGen=1,EnableDataIntgGen=1 )	100.00	100.00
prim_subreg	94.44	100.00	83.33			100.00
prim_subreg	100.00	100.00				100.00
prim_subreg ( parameter DW=1,SwAccess=3,RESVAL=0,Mubi=0 + DW=1,SwAccess=0,RESVAL=0,Mubi=0 + DW=1,SwAccess=5,RESVAL,Mubi=0 + DW=1,SwAccess=1,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=3,SwAccess=1,RESVAL=0,Mubi=0 )	50.00		50.00
prim_subreg ( parameter DW=32,SwAccess=0,RESVAL,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=4,SwAccess=0,RESVAL=9,Mubi=1 + DW=4,SwAccess=1,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=5,SwAccess=0,RESVAL=0,Mubi=0 )	100.00		100.00
prim_subreg ( parameter DW=9,SwAccess=1,RESVAL=193,Mubi=0 )	50.00		50.00
edn	94.44		83.33	100.00			100.00
prim_fifo_sync	94.64	100.00	78.57			100.00	100.00
prim_arbiter_ppc	95.16	95.00	92.31			100.00	93.33
edn_core	97.12	100.00	90.40			98.10	100.00
edn_main_sm	97.60	100.00	94.44		95.95	97.62	100.00
edn_ack_sm	98.57	100.00	100.00		92.86	100.00	100.00
prim_packer_fifo	98.81	100.00	95.24			100.00	100.00
prim_packer_fifo	100.00					100.00	100.00
prim_packer_fifo ( parameter InW=128,OutW=128,ClearOnRead=0,MaxW=128,MinW=128,DepthW=0 )	97.62	100.00	95.24
prim_packer_fifo ( parameter InW=128,OutW=32,ClearOnRead=0,MaxW=128,MinW=32,DepthW=2 )	97.62	100.00	95.24
tlul_adapter_reg	98.91	100.00	95.65			100.00	100.00
prim_fifo_sync_cnt	100.00	100.00	100.00			100.00
tlul_data_integ_dec	100.00	100.00
prim_sparse_fsm_flop	100.00	100.00					100.00
tlul_cmd_intg_chk	100.00	100.00					100.00
prim_alert_sender	100.00			100.00
edn_csr_assert_fpv	100.00						100.00
prim_edge_detector	100.00	100.00	100.00			100.00
tlul_assert	100.00	100.00				100.00	100.00
prim_onehot_check	100.00			100.00
prim_secded_inv_39_32_dec	100.00			100.00
prim_generic_buf	100.00	100.00
prim_intr_hw	100.00	100.00	100.00			100.00	100.00
prim_subreg_arb	100.00	100.00	100.00			100.00
prim_subreg_arb	100.00					100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=1,SwAccess=0,Mubi=0 + DW=4,SwAccess=0,Mubi=1 + DW=32,SwAccess=0,Mubi=0 + DW=5,SwAccess=0,Mubi=0 )	100.00	100.00
prim_subreg_arb ( parameter DW=1,SwAccess=1,Mubi=0 + DW=3,SwAccess=1,Mubi=0 + DW=4,SwAccess=1,Mubi=0 + DW=9,SwAccess=1,Mubi=0 )	100.00	100.00
prim_subreg_arb ( parameter DW=1,SwAccess=3,Mubi=0 )	100.00	100.00	100.00
prim_subreg_arb ( parameter DW=1,SwAccess=5,Mubi=0 )	100.00	100.00	100.00
prim_subreg_arb ( parameter DW=32,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_arb ( parameter DW=4,SwAccess=0,Mubi=1 )	100.00		100.00
prim_subreg_arb ( parameter DW=5,SwAccess=0,Mubi=0 )	100.00		100.00
prim_subreg_ext	100.00	100.00
edn_reg_top	100.00	100.00	100.00			100.00	100.00
prim_secded_inv_39_32_enc	100.00	100.00
tlul_err	100.00	100.00	100.00			100.00	100.00
prim_secded_inv_64_57_enc	100.00	100.00
prim_secded_inv_64_57_dec	100.00			100.00
prim_generic_flop	100.00	100.00				100.00
prim_mubi4_sync	100.00	100.00					100.00
prim_mubi4_sync	100.00						100.00
prim_mubi4_sync ( parameter NumCopies=2,AsyncOn=0,StabilityCheck=0,ResetValue=9 )	100.00	100.00
prim_mubi4_sync ( parameter NumCopies=20,AsyncOn=0,StabilityCheck=0,ResetValue=9 )	100.00	100.00
prim_mubi4_sync ( parameter NumCopies=4,AsyncOn=0,StabilityCheck=0,ResetValue=9 )	100.00	100.00
tlul_data_integ_enc
prim_reg_we_check
prim_buf
prim_flop
tb