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Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total432010
Category 0432010


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total432010
Severity 0432010


Summary for Assertions
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Total Number432100.00
Uncovered10.23
Success43199.77
Failure00.00
Incomplete235.32
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered00.00
All Matches10100.00
First Matches10100.00


Detail Report for Assertions

Assertions Uncovered:
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Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.u_edn_core.gen_ep_blk[4].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A 0022055248714672000
tb.dut.u_edn_core.gen_ep_blk[4].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0096496400
tb.dut.u_edn_core.gen_ep_blk[4].u_edn_ack_sm_ep.u_state_regs_A 0022055248722037122800
tb.dut.u_edn_core.gen_ep_blk[4].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002205524872267590964
tb.dut.u_edn_core.gen_ep_blk[4].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 0022055248722675900
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.AckSmErrorStStable_A 0022055248714568000
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A 0022055248714672000
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0096496400
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.u_state_regs_A 0022055248722037122800
tb.dut.u_edn_core.gen_ep_blk[5].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002205524872042220964
tb.dut.u_edn_core.gen_ep_blk[5].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 0022055248720422200
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.AckSmErrorStStable_A 0022055248714568000
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A 0022055248714672000
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0096496400
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.u_state_regs_A 0022055248722037122800
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002205524871654400964
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 0022055248716544000
tb.dut.u_edn_core.u_edn_main_sm.ErrorStStable_A 0022055248714403000
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tb.dut.u_edn_core.u_edn_main_sm.u_state_regs.AssertConnected_A 0096496400
tb.dut.u_edn_core.u_edn_main_sm.u_state_regs_A 0022051393722033267800
tb.dut.u_edn_core.u_intr_hw_edn_cmd_req_done.IntrTKind_A 0096496400
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tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.CheckHotOne_A 0022055248722037122800
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tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ReqAndReadyImplyGrant_A 002205524872530200
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tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.DataKnown_A 0022017818553407800
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tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.gen_normal_fifo.depthShallNotExceedParamDepth 0022036283156251000
tb.dut.u_edn_core.u_prim_mubi4_sync_auto_req_mode.NumCopiesMustBeGreaterZero_A 0096496400
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tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.NumCopiesMustBeGreaterZero_A 0096496400
tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.OutputsKnown_A 0022055248722037122800
tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.gen_no_flops.OutputDelay_A 0022055248722037122800
tb.dut.u_edn_core.u_prim_mubi4_sync_cmd_fifo_rst.NumCopiesMustBeGreaterZero_A 0096496400
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tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.NumCopiesMustBeGreaterZero_A 0096496400
tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.OutputsKnown_A 0022055248722037122800
tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.gen_no_flops.OutputDelay_A 0022055248722037122800
tb.dut.u_edn_core.u_prim_packer_fifo_cs.DataOStableWhenPending_A 002205524871266380964
tb.dut.u_edn_core.u_prim_packer_fifo_cs.ValidOPairedWithReadyI_A 0022055248712663800
tb.dut.u_reg.en2addrHit 0022108257274068200
tb.dut.u_reg.reAfterRv 0022108257274068200
tb.dut.u_reg.rePulse 0022108257227474900
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tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A 001129112900
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck 001129112900
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A 001129112900
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck 001129112900
tb.dut.u_reg.wePulse 0022108257246593300

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.gen_edn_if_asserts[0].EdnDataStable_A 00220552487706430439
tb.dut.gen_edn_if_asserts[1].EdnDataStableDisable_A 002205524876143770308
tb.dut.gen_edn_if_asserts[1].EdnDataStable_A 0022055248757620134
tb.dut.gen_edn_if_asserts[2].EdnDataStableDisable_A 002205524876143770308
tb.dut.gen_edn_if_asserts[2].EdnDataStable_A 0022055248745270128
tb.dut.gen_edn_if_asserts[3].EdnDataStableDisable_A 002205524876143770308
tb.dut.gen_edn_if_asserts[3].EdnDataStable_A 0022055248761420113
tb.dut.gen_edn_if_asserts[4].EdnDataStableDisable_A 002205524876143770308
tb.dut.gen_edn_if_asserts[4].EdnDataStable_A 0022055248735660107
tb.dut.gen_edn_if_asserts[5].EdnDataStableDisable_A 002205524876143770308
tb.dut.gen_edn_if_asserts[5].EdnDataStable_A 002205524874518094
tb.dut.gen_edn_if_asserts[6].EdnDataStableDisable_A 002205524876143770308
tb.dut.gen_edn_if_asserts[6].EdnDataStable_A 002205524873086087
tb.dut.u_edn_core.gen_ep_blk[0].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002205524871955777420964
tb.dut.u_edn_core.gen_ep_blk[1].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002205524872664030964
tb.dut.u_edn_core.gen_ep_blk[2].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002205524872624730964
tb.dut.u_edn_core.gen_ep_blk[3].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002205524872509600964
tb.dut.u_edn_core.gen_ep_blk[4].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002205524872267590964
tb.dut.u_edn_core.gen_ep_blk[5].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002205524872042220964
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.DataOStableWhenPending_A 002205524871654400964
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.RoundRobin_A 0022055248700964
tb.dut.u_edn_core.u_prim_packer_fifo_cs.DataOStableWhenPending_A 002205524871266380964


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
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tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0022108328462620
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 00221083284990
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0022108328453530
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0022108328447470
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00221083284203320330
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Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 002210832842862860
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 0022108328483830
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 0022108328484840
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 0022108328462620
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 00221083284990
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 0022108328453530
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tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 00221083284203320330
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0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%