Assertions
dashboard | hierarchy | modlist | groups | tests | asserts

Assertions by Category
ASSERTPROPERTIESSEQUENCES
Total432010
Category 0432010


Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total432010
Severity 0432010


Summary for Assertions
NUMBERPERCENT
Total Number432100.00
Uncovered10.23
Success43199.77
Failure00.00
Incomplete235.32
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number10100.00
Uncovered00.00
All Matches10100.00
First Matches10100.00


Detail Report for Assertions

Assertions Uncovered:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.RoundRobin_A 001109780100946

Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.AlertTxKnownO_A 00110978011089774200
tb.dut.CsrngAppIfOut_A 00110978011089774200
tb.dut.FpvSecCmCntAlertCheck_A 001109780112700
tb.dut.FpvSecCmGenCmdFifoRptrCheck_A 00110978019000
tb.dut.FpvSecCmGenCmdFifoWptrCheck_A 00110978019000
tb.dut.FpvSecCmMainFsmCheck_A 00110978019000
tb.dut.FpvSecCmRegWeOnehotCheck_A 00110978019000
tb.dut.FpvSecCmResCmdFifoRptrCheck_A 00110978019000
tb.dut.FpvSecCmResCmdFifoWptrCheck_A 00110978019000
tb.dut.IntrEdnCmdReqDoneKnownO_A 00110978011089774200
tb.dut.TlAReadyKnownO_A 00110978011089774200
tb.dut.TlDValidKnownO_A 00110978011089774200
tb.dut.edn_csr_assert.TlulOOBAddrErr_A 001161329641214700
tb.dut.edn_csr_assert.boot_gen_cmd_rd_A 0011613296288600
tb.dut.edn_csr_assert.boot_ins_cmd_rd_A 0011613296339300
tb.dut.edn_csr_assert.ctrl_rd_A 0011613296286200
tb.dut.edn_csr_assert.err_code_test_rd_A 0011613296329200
tb.dut.edn_csr_assert.intr_enable_rd_A 0011613296730400
tb.dut.edn_csr_assert.max_num_reqs_between_reseeds_rd_A 0011613296372500
tb.dut.edn_csr_assert.regwen_rd_A 0011613296415700
tb.dut.gen_edn_fsm_asserts[0].FpvSecCmAckFsmCheck_A 00110978019000
tb.dut.gen_edn_fsm_asserts[1].FpvSecCmAckFsmCheck_A 00110978019000
tb.dut.gen_edn_fsm_asserts[2].FpvSecCmAckFsmCheck_A 00110978019000
tb.dut.gen_edn_fsm_asserts[3].FpvSecCmAckFsmCheck_A 00110978019000
tb.dut.gen_edn_fsm_asserts[4].FpvSecCmAckFsmCheck_A 00110978019000
tb.dut.gen_edn_fsm_asserts[5].FpvSecCmAckFsmCheck_A 00110978019000
tb.dut.gen_edn_fsm_asserts[6].FpvSecCmAckFsmCheck_A 00110978019000
tb.dut.gen_edn_if_asserts[0].EdnDataStableDisable_A 00110978015722260280
tb.dut.gen_edn_if_asserts[0].EdnDataStable_A 0011097801209870413
tb.dut.gen_edn_if_asserts[0].EdnEndPointOut_A 00110978011089774200
tb.dut.gen_edn_if_asserts[0].EdnFatalAlertNoRsp_A 001109780115498200
tb.dut.gen_edn_if_asserts[1].EdnDataStableDisable_A 00110978015722260280
tb.dut.gen_edn_if_asserts[1].EdnDataStable_A 001109780137110133
tb.dut.gen_edn_if_asserts[1].EdnEndPointOut_A 00110978011089774200
tb.dut.gen_edn_if_asserts[1].EdnFatalAlertNoRsp_A 001109780115498200
tb.dut.gen_edn_if_asserts[2].EdnDataStableDisable_A 00110978015722260280
tb.dut.gen_edn_if_asserts[2].EdnDataStable_A 001109780139180122
tb.dut.gen_edn_if_asserts[2].EdnEndPointOut_A 00110978011089774200
tb.dut.gen_edn_if_asserts[2].EdnFatalAlertNoRsp_A 001109780115498200
tb.dut.gen_edn_if_asserts[3].EdnDataStableDisable_A 00110978015722260280
tb.dut.gen_edn_if_asserts[3].EdnDataStable_A 001109780145100103
tb.dut.gen_edn_if_asserts[3].EdnEndPointOut_A 00110978011089774200
tb.dut.gen_edn_if_asserts[3].EdnFatalAlertNoRsp_A 001109780115498200
tb.dut.gen_edn_if_asserts[4].EdnDataStableDisable_A 00110978015722260280
tb.dut.gen_edn_if_asserts[4].EdnDataStable_A 00110978011425096
tb.dut.gen_edn_if_asserts[4].EdnEndPointOut_A 00110978011089774200
tb.dut.gen_edn_if_asserts[4].EdnFatalAlertNoRsp_A 001109780115498200
tb.dut.gen_edn_if_asserts[5].EdnDataStableDisable_A 00110978015722260280
tb.dut.gen_edn_if_asserts[5].EdnDataStable_A 00110978012374099
tb.dut.gen_edn_if_asserts[5].EdnEndPointOut_A 00110978011089774200
tb.dut.gen_edn_if_asserts[5].EdnFatalAlertNoRsp_A 001109780115498200
tb.dut.gen_edn_if_asserts[6].EdnDataStableDisable_A 00110978015722260280
tb.dut.gen_edn_if_asserts[6].EdnDataStable_A 00110978012201086
tb.dut.gen_edn_if_asserts[6].EdnEndPointOut_A 00110978011089774200
tb.dut.gen_edn_if_asserts[6].EdnFatalAlertNoRsp_A 001109780115498200
tb.dut.tlul_assert_device.aKnown_A 0011613296165606500
tb.dut.tlul_assert_device.aKnown_AKnownEnable 00116132961137779900
tb.dut.tlul_assert_device.aReadyKnown_A 00116132961137779900
tb.dut.tlul_assert_device.dKnown_A 0011613296169867700
tb.dut.tlul_assert_device.dKnown_AKnownEnable 00116132961137779900
tb.dut.tlul_assert_device.dReadyKnown_A 00116132961137779900
tb.dut.tlul_assert_device.gen_assert_final[0].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[100].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[101].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[102].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[103].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[104].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[105].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[106].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[107].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[108].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[109].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[10].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[110].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[111].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[112].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[113].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[114].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[115].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[116].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[117].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[118].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[119].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[11].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[120].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[121].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[122].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[123].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[124].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[125].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[126].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[127].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[128].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[129].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[12].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[130].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[131].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[132].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[133].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[134].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[135].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[136].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[137].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[138].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[139].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[13].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[140].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[141].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[142].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[143].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[144].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[145].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[146].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[147].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[148].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[149].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[14].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[150].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[151].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[152].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[153].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[154].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[155].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[156].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[157].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[158].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[159].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[15].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[160].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[161].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[162].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[163].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[164].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[165].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[166].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[167].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[168].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[169].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[16].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[170].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[171].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[172].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[173].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[174].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[175].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[176].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[177].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[178].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[179].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[17].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[180].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[181].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[182].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[183].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[184].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[185].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[186].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[187].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[188].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[189].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[18].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[190].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[191].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[192].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[193].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[194].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[195].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[196].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[197].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[198].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[199].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[19].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[1].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[200].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[201].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[202].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[203].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[204].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[205].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[206].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[207].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[208].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[209].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[20].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[210].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[211].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[212].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[213].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[214].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[215].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[216].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[217].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[218].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[219].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[21].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[220].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[221].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[222].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[223].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[224].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[225].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[226].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[227].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[228].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[229].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[22].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[230].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[231].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[232].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[233].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[234].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[235].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[236].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[237].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[238].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[239].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[23].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[240].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[241].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[242].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[243].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[244].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[245].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[246].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[247].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[248].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[249].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[24].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[250].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[251].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[252].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[253].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[254].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[255].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[25].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[26].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[27].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[28].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[29].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[2].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[30].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[31].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[32].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[33].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[34].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[35].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[36].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[37].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[38].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[39].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[3].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[40].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[41].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[42].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[43].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[44].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[45].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[46].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[47].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[48].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[49].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[4].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[50].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[51].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[52].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[53].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[54].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[55].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[56].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[57].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[58].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[59].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[5].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[60].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[61].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[62].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[63].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[64].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[65].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[66].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[67].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[68].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[69].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[6].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[70].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[71].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[72].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[73].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[74].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[75].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[76].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[77].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[78].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[79].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[7].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[80].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[81].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[82].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[83].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[84].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[85].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[86].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[87].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[88].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[89].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[8].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[90].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[91].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[92].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[93].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[94].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[95].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[96].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[97].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[98].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[99].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_assert_final[9].noOutstandingReqsAtEndOfSim_A 001111111100
tb.dut.tlul_assert_device.gen_device.aDataKnown_M 0011614020124048300
tb.dut.tlul_assert_device.gen_device.addrSizeAlignedErr_A 001161329619048900
tb.dut.tlul_assert_device.gen_device.contigMask_M 001161402010436000
tb.dut.tlul_assert_device.gen_device.dDataKnown_A 001161402012803200
tb.dut.tlul_assert_device.gen_device.legalAOpcodeErr_A 001161329621174500
tb.dut.tlul_assert_device.gen_device.legalAParam_M 0011614020165606500
tb.dut.tlul_assert_device.gen_device.legalDParam_A 0011614020169867700
tb.dut.tlul_assert_device.gen_device.pendingReqPerSrc_M 0011614020165606500
tb.dut.tlul_assert_device.gen_device.respMustHaveReq_A 0011614020169867700
tb.dut.tlul_assert_device.gen_device.respOpcode_A 0011614020169867700
tb.dut.tlul_assert_device.gen_device.respSzEqReqSz_A 0011614020169867700
tb.dut.tlul_assert_device.gen_device.sizeGTEMaskErr_A 001161329611358200
tb.dut.tlul_assert_device.gen_device.sizeMatchesMaskErr_A 00116132968181100
tb.dut.tlul_assert_device.p_dbw.TlDbw_A 001111111100
tb.dut.u_edn_core.CsErrAcceptNoEntropy_A 00110978013622400
tb.dut.u_edn_core.CsErrIssueNoCommands_A 00110978013622400
tb.dut.u_edn_core.gen_ep_blk[0].u_edn_ack_sm_ep.AckSmErrorStStable_A 001109780115001500
tb.dut.u_edn_core.gen_ep_blk[0].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A 001109780115131100
tb.dut.u_edn_core.gen_ep_blk[0].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0094694600
tb.dut.u_edn_core.gen_ep_blk[0].u_edn_ack_sm_ep.u_state_regs_A 00110574911085743200
tb.dut.u_edn_core.gen_ep_blk[0].u_prim_packer_fifo_ep.DataOStableWhenPending_A 001109780175520900946
tb.dut.u_edn_core.gen_ep_blk[0].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 0011097801755209000
tb.dut.u_edn_core.gen_ep_blk[1].u_edn_ack_sm_ep.AckSmErrorStStable_A 001109780115196500
tb.dut.u_edn_core.gen_ep_blk[1].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A 001109780115326100
tb.dut.u_edn_core.gen_ep_blk[1].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0094694600
tb.dut.u_edn_core.gen_ep_blk[1].u_edn_ack_sm_ep.u_state_regs_A 00110978011089774200
tb.dut.u_edn_core.gen_ep_blk[1].u_prim_packer_fifo_ep.DataOStableWhenPending_A 00110978012468950946
tb.dut.u_edn_core.gen_ep_blk[1].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 001109780124689500
tb.dut.u_edn_core.gen_ep_blk[2].u_edn_ack_sm_ep.AckSmErrorStStable_A 001109780115196500
tb.dut.u_edn_core.gen_ep_blk[2].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A 001109780115326100
tb.dut.u_edn_core.gen_ep_blk[2].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0094694600
tb.dut.u_edn_core.gen_ep_blk[2].u_edn_ack_sm_ep.u_state_regs_A 00110978011089774200
tb.dut.u_edn_core.gen_ep_blk[2].u_prim_packer_fifo_ep.DataOStableWhenPending_A 00110978012174240946
tb.dut.u_edn_core.gen_ep_blk[2].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 001109780121742400
tb.dut.u_edn_core.gen_ep_blk[3].u_edn_ack_sm_ep.AckSmErrorStStable_A 001109780115196500
tb.dut.u_edn_core.gen_ep_blk[3].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A 001109780115326100
tb.dut.u_edn_core.gen_ep_blk[3].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0094694600
tb.dut.u_edn_core.gen_ep_blk[3].u_edn_ack_sm_ep.u_state_regs_A 00110978011089774200
tb.dut.u_edn_core.gen_ep_blk[3].u_prim_packer_fifo_ep.DataOStableWhenPending_A 00110978011928670946
tb.dut.u_edn_core.gen_ep_blk[3].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 001109780119286700
tb.dut.u_edn_core.gen_ep_blk[4].u_edn_ack_sm_ep.AckSmErrorStStable_A 001109780115196500
tb.dut.u_edn_core.gen_ep_blk[4].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A 001109780115326100
tb.dut.u_edn_core.gen_ep_blk[4].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0094694600
tb.dut.u_edn_core.gen_ep_blk[4].u_edn_ack_sm_ep.u_state_regs_A 00110978011089774200
tb.dut.u_edn_core.gen_ep_blk[4].u_prim_packer_fifo_ep.DataOStableWhenPending_A 00110978011730480946
tb.dut.u_edn_core.gen_ep_blk[4].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 001109780117304800
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.AckSmErrorStStable_A 001109780115196500
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A 001109780115326100
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0094694600
tb.dut.u_edn_core.gen_ep_blk[5].u_edn_ack_sm_ep.u_state_regs_A 00110978011089774200
tb.dut.u_edn_core.gen_ep_blk[5].u_prim_packer_fifo_ep.DataOStableWhenPending_A 00110978011637860946
tb.dut.u_edn_core.gen_ep_blk[5].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 001109780116378600
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.AckSmErrorStStable_A 001109780115196500
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.FpvSecCmErrorStEscalate_A 001109780115326100
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.u_state_regs.AssertConnected_A 0094694600
tb.dut.u_edn_core.gen_ep_blk[6].u_edn_ack_sm_ep.u_state_regs_A 00110978011089774200
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.DataOStableWhenPending_A 00110978011492980946
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.ValidOPairedWithReadyI_A 001109780114929800
tb.dut.u_edn_core.u_edn_main_sm.ErrorStStable_A 001109780114946500
tb.dut.u_edn_core.u_edn_main_sm.FpvSecCmErrorStEscalate_A 001109780115076100
tb.dut.u_edn_core.u_edn_main_sm.u_state_regs.AssertConnected_A 0094694600
tb.dut.u_edn_core.u_edn_main_sm.u_state_regs_A 00110574911085743200
tb.dut.u_edn_core.u_intr_hw_edn_cmd_req_done.IntrTKind_A 0094694600
tb.dut.u_edn_core.u_intr_hw_edn_fatal_err.IntrTKind_A 0094694600
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.CheckHotOne_A 00110978011089774200
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.CheckNGreaterZero_A 0094694600
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.GntImpliesReady_A 00110978011046000
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.GntImpliesValid_A 00110978011046000
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.GrantKnown_A 00110978011089774200
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.IdxKnown_A 00110978011089774200
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.IndexIsCorrect_A 00110978011046000
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.LockArbDecision_A 001109780194352200
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.NoReadyValidNoGrant_A 0011097801986244600
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ReadyAndValidImplyGrant_A 00110978011046000
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ReqAndReadyImplyGrant_A 00110978011046000
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ReqImpliesValid_A 001109780195523800
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ReqStaysHighUntilGranted0_M 001109780194352200
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.ValidKnown_A 00110978011089774200
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.DataKnown_A 001069541027304800
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.DepthKnown_A 00110978011089774200
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.RvalidKnown_A 00110978011089774200
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.WreadyKnown_A 00110978011089774200
tb.dut.u_edn_core.u_prim_fifo_sync_gencmd.gen_normal_fifo.depthShallNotExceedParamDepth 001087011232477300
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.DataKnown_A 001069541026260700
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.DepthKnown_A 00110978011089774200
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.RvalidKnown_A 00110978011089774200
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.WreadyKnown_A 00110978011089774200
tb.dut.u_edn_core.u_prim_fifo_sync_rescmd.gen_normal_fifo.depthShallNotExceedParamDepth 001087011231312100
tb.dut.u_edn_core.u_prim_mubi4_sync_auto_req_mode.NumCopiesMustBeGreaterZero_A 0094694600
tb.dut.u_edn_core.u_prim_mubi4_sync_auto_req_mode.OutputsKnown_A 00110978011089774200
tb.dut.u_edn_core.u_prim_mubi4_sync_auto_req_mode.gen_no_flops.OutputDelay_A 00110978011089774200
tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.NumCopiesMustBeGreaterZero_A 0094694600
tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.OutputsKnown_A 00110978011089774200
tb.dut.u_edn_core.u_prim_mubi4_sync_boot_req_mode.gen_no_flops.OutputDelay_A 00110978011089774200
tb.dut.u_edn_core.u_prim_mubi4_sync_cmd_fifo_rst.NumCopiesMustBeGreaterZero_A 0094694600
tb.dut.u_edn_core.u_prim_mubi4_sync_cmd_fifo_rst.OutputsKnown_A 00110978011089774200
tb.dut.u_edn_core.u_prim_mubi4_sync_cmd_fifo_rst.gen_no_flops.OutputDelay_A 00110978011089774200
tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.NumCopiesMustBeGreaterZero_A 0094694600
tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.OutputsKnown_A 00110978011089774200
tb.dut.u_edn_core.u_prim_mubi4_sync_edn_enable.gen_no_flops.OutputDelay_A 00110978011089774200
tb.dut.u_edn_core.u_prim_packer_fifo_cs.DataOStableWhenPending_A 0011097801799930946
tb.dut.u_edn_core.u_prim_packer_fifo_cs.ValidOPairedWithReadyI_A 00110978017999300
tb.dut.u_reg.en2addrHit 001161329624020200
tb.dut.u_reg.reAfterRv 001161329624020200
tb.dut.u_reg.rePulse 001161329615097400
tb.dut.u_reg.u_chk.PayLoadWidthCheck 001111111100
tb.dut.u_reg.u_reg_if.AllowedLatency_A 001111111100
tb.dut.u_reg.u_reg_if.MatchedWidthAssert 001111111100
tb.dut.u_reg.u_reg_if.u_err.dataWidthOnly32_A 001111111100
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.DataWidthCheck_A 001111111100
tb.dut.u_reg.u_reg_if.u_rsp_intg_gen.PayLoadWidthCheck 001111111100
tb.dut.u_reg.u_rsp_intg_gen.DataWidthCheck_A 001111111100
tb.dut.u_reg.u_rsp_intg_gen.PayLoadWidthCheck 001111111100
tb.dut.u_reg.wePulse 00116132968922800

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.gen_edn_if_asserts[0].EdnDataStableDisable_A 00110978015722260280
tb.dut.gen_edn_if_asserts[0].EdnDataStable_A 0011097801209870413
tb.dut.gen_edn_if_asserts[1].EdnDataStableDisable_A 00110978015722260280
tb.dut.gen_edn_if_asserts[1].EdnDataStable_A 001109780137110133
tb.dut.gen_edn_if_asserts[2].EdnDataStableDisable_A 00110978015722260280
tb.dut.gen_edn_if_asserts[2].EdnDataStable_A 001109780139180122
tb.dut.gen_edn_if_asserts[3].EdnDataStableDisable_A 00110978015722260280
tb.dut.gen_edn_if_asserts[3].EdnDataStable_A 001109780145100103
tb.dut.gen_edn_if_asserts[4].EdnDataStableDisable_A 00110978015722260280
tb.dut.gen_edn_if_asserts[4].EdnDataStable_A 00110978011425096
tb.dut.gen_edn_if_asserts[5].EdnDataStableDisable_A 00110978015722260280
tb.dut.gen_edn_if_asserts[5].EdnDataStable_A 00110978012374099
tb.dut.gen_edn_if_asserts[6].EdnDataStableDisable_A 00110978015722260280
tb.dut.gen_edn_if_asserts[6].EdnDataStable_A 00110978012201086
tb.dut.u_edn_core.gen_ep_blk[0].u_prim_packer_fifo_ep.DataOStableWhenPending_A 001109780175520900946
tb.dut.u_edn_core.gen_ep_blk[1].u_prim_packer_fifo_ep.DataOStableWhenPending_A 00110978012468950946
tb.dut.u_edn_core.gen_ep_blk[2].u_prim_packer_fifo_ep.DataOStableWhenPending_A 00110978012174240946
tb.dut.u_edn_core.gen_ep_blk[3].u_prim_packer_fifo_ep.DataOStableWhenPending_A 00110978011928670946
tb.dut.u_edn_core.gen_ep_blk[4].u_prim_packer_fifo_ep.DataOStableWhenPending_A 00110978011730480946
tb.dut.u_edn_core.gen_ep_blk[5].u_prim_packer_fifo_ep.DataOStableWhenPending_A 00110978011637860946
tb.dut.u_edn_core.gen_ep_blk[6].u_prim_packer_fifo_ep.DataOStableWhenPending_A 00110978011492980946
tb.dut.u_edn_core.u_prim_arbiter_ppc_packer_arb.RoundRobin_A 001109780100946
tb.dut.u_edn_core.u_prim_packer_fifo_cs.DataOStableWhenPending_A 0011097801799930946


Detail Report for Cover Sequences

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 00116140202502500
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 001161402017170
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 001161402019190
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 001161402014140
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 0011614020330
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 001161402011110
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0011614020880
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 0011614020143214320
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 0011614020257225720
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 001161402060360603601060

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device.gen_device_cov.aValidNotAccepted_C 00116140202502500
tb.dut.tlul_assert_device.gen_device_cov.a_addressChangedNotAccepted_C 001161402017170
tb.dut.tlul_assert_device.gen_device_cov.a_dataChangedNotAccepted_C 001161402019190
tb.dut.tlul_assert_device.gen_device_cov.a_maskChangedNotAccepted_C 001161402014140
tb.dut.tlul_assert_device.gen_device_cov.a_opcodeChangedNotAccepted_C 0011614020330
tb.dut.tlul_assert_device.gen_device_cov.a_sizeChangedNotAccepted_C 001161402011110
tb.dut.tlul_assert_device.gen_device_cov.a_sourceChangedNotAccepted_C 0011614020880
tb.dut.tlul_assert_device.gen_device_cov.b2bReqWithSameAddr_C 0011614020143214320
tb.dut.tlul_assert_device.gen_device_cov.b2bReq_C 0011614020257225720
tb.dut.tlul_assert_device.gen_device_cov.b2bSameSource_C 001161402060360603601060

0% 10% 20% 30% 40% 50% 60% 70% 80% 90% 100%