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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total923028
Severity 0923028


Summary for Assertions
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Total Number923100.00
Uncovered70.76
Success91699.24
Failure00.00
Incomplete40.43
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number28100.00
Uncovered932.14
All Matches1967.86
First Matches1967.86


Detail Report for Assertions

Assertions Uncovered:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.u_tlul_lc_gate_sba.u_state_regs_A 00533404805330088900
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0022222200
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0022222200

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A 0053340480532990890666
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A 0053340480532990890666
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A 0053340480532990890666
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A 0053340480532990890666


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00120234952000
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C 00120234952000
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C 00120234952000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C 00120234952000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C 00120234952000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C 00120234952000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C 00120234952000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C 00120234952000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C 00120234952000

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C 0012023495229491294910
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 00120234952779977990
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00120234952784078400
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00120234952522552250
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001202349524824820
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 00120234952400840080
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 00120234952473647360
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0012023495254535545350
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C 001202349522074002074000
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C 00120234952134606134606108
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 0012023495230300
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 0012023495238380
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 0012023495229290
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 0012023495217170
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00120234952220
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001202349525935930
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0012023495237903790105

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C 0012023495229491294910
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 00120234952779977990
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00120234952784078400
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00120234952522552250
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001202349524824820
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 00120234952400840080
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 00120234952473647360
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0012023495254535545350
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C 001202349522074002074000
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C 00120234952134606134606108
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 0012023495284840
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 0012023495230300
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 0012023495229290
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 0012023495217170
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00120234952220
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001202349525935930
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 001202349529459450
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0012023495237903790105

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