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Assertions by Category
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Assertions by Severity
ASSERTPROPERTIESSEQUENCES
Total923028
Severity 0923028


Summary for Assertions
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Total Number923100.00
Uncovered70.76
Success91699.24
Failure00.00
Incomplete40.43
Without Attempts00.00


Summary for Cover Sequences
NUMBERPERCENT
Total Number28100.00
Uncovered1035.71
All Matches1864.29
First Matches1864.29


Detail Report for Assertions

Assertions Uncovered:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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Assertions Success:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
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tb.dut.u_tlul_lc_gate_sba.u_state_regs_A 00680010706796004400
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.DataWidthCheck_A 0022622600
tb.dut.u_tlul_lc_gate_sba.u_tlul_err_resp.u_intg_gen.PayLoadWidthCheck 0022622600

Assertions Incomplete:
ASSERTIONSCATEGORYSEVERITYATTEMPTSREAL SUCCESSESFAILURESINCOMPLETESRC
tb.dut.u_pm_en_sync.gen_flops.OutputDelay_A 0068001070679581990678
tb.dut.u_prim_lc_sync_lc_dft_en.gen_flops.OutputDelay_A 0068001070679581990678
tb.dut.u_prim_lc_sync_lc_hw_debug_en.gen_flops.OutputDelay_A 0068001070679581990678
tb.dut.u_prim_mubi8_sync_otp_dis_rv_dm_late_debug.gen_flops.gen_no_stable_chks.OutputDelay_A 0068001070679581990678


Detail Report for Cover Sequences

Cover Sequences Uncovered:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_regs.gen_device_cov.a_maskChangedNotAccepted_C 00132403392000
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sizeChangedNotAccepted_C 00132403392000
tb.dut.tlul_assert_host_sba.gen_host_cov.b2bRsp_C 00132403392000
tb.dut.tlul_assert_host_sba.gen_host_cov.dValidNotAccepted_C 00132403392000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_dataChangedNotAccepted_C 00132403392000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_errorChangedNotAccepted_C 00132403392000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_opcodeChangedNotAccepted_C 00132403392000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sinkChangedNotAccepted_C 00132403392000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sizeChangedNotAccepted_C 00132403392000
tb.dut.tlul_assert_host_sba.gen_host_cov.d_sourceChangedNotAccepted_C 00132403392000

Cover Sequences All Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C 0013240339215923159230
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 00132403392638563850
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00132403392638663860
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00132403392428442840
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001324033922682680
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 00132403392337033700
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 00132403392428042800
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0013240339239728397280
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C 001324033921083521083520
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C 00132403392108786108786109
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tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 00132403392110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 00132403392220
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00132403392110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00132403392110
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001324033924614610
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tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0013240339226692669272

Cover Sequences First Matches:
COVER SEQUENCESCATEGORYSEVERITYATTEMPTSALL MATCHESFIRST MATCHESINCOMPLETESRC
tb.dut.tlul_assert_device_mem.gen_device_cov.aValidNotAccepted_C 0013240339215923159230
tb.dut.tlul_assert_device_mem.gen_device_cov.a_addressChangedNotAccepted_C 00132403392638563850
tb.dut.tlul_assert_device_mem.gen_device_cov.a_dataChangedNotAccepted_C 00132403392638663860
tb.dut.tlul_assert_device_mem.gen_device_cov.a_maskChangedNotAccepted_C 00132403392428442840
tb.dut.tlul_assert_device_mem.gen_device_cov.a_opcodeChangedNotAccepted_C 001324033922682680
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sizeChangedNotAccepted_C 00132403392337033700
tb.dut.tlul_assert_device_mem.gen_device_cov.a_sourceChangedNotAccepted_C 00132403392428042800
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReqWithSameAddr_C 0013240339239728397280
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bReq_C 001324033921083521083520
tb.dut.tlul_assert_device_mem.gen_device_cov.b2bSameSource_C 00132403392108786108786109
tb.dut.tlul_assert_device_regs.gen_device_cov.aValidNotAccepted_C 0013240339231310
tb.dut.tlul_assert_device_regs.gen_device_cov.a_addressChangedNotAccepted_C 00132403392110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_dataChangedNotAccepted_C 00132403392220
tb.dut.tlul_assert_device_regs.gen_device_cov.a_opcodeChangedNotAccepted_C 00132403392110
tb.dut.tlul_assert_device_regs.gen_device_cov.a_sourceChangedNotAccepted_C 00132403392110
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReqWithSameAddr_C 001324033924614610
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bReq_C 001324033925395390
tb.dut.tlul_assert_device_regs.gen_device_cov.b2bSameSource_C 0013240339226692669272

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